Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration Užívateľská príručka
Úvod
SmartFusion2 FPGA má dva vstavané radiče DDR – jeden prístupný cez MSS (MDDR) a druhý určený pre priamy prístup z FPGA Fabric (FDDR). MDDR a FDDR ovládajú externé pamäte DDR.
Ak chcete úplne nakonfigurovať radič Fabric DDR, musíte:
- Na konfiguráciu ovládača DDR použite nástroj Fabric External Memory DDR Controller Configurator, vyberte jeho rozhranie zbernice dátovej cesty (AXI alebo AHBLite) a vyberte taktovaciu frekvenciu DDR, ako aj taktovaciu frekvenciu dátovej cesty.
- Nastavte hodnoty registrov pre registre radiča DDR tak, aby zodpovedali charakteristikám vašej externej pamäte DDR.
- Vytvorte instanciu Fabric DDR ako súčasť používateľskej aplikácie a vytvorte pripojenia dátovej cesty.
- Pripojte konfiguračné rozhranie APB radiča DDR podľa definície v riešení Peripheral Initialization.
Fabric Externá pamäť DDR Controller Configurator
Konfigurátor Fabric External Memory DDR (FDDR) sa používa na konfiguráciu celkovej dátovej cesty a parametrov externej DDR pamäte pre Fabric DDR Controller.
Obrázok 1-1 • Konfigurátor FDDR Overview
Nastavenia pamäte
Na konfiguráciu možností pamäte v MDDR použite Nastavenia pamäte.
- Typ pamäte – LPDDR, DDR2 alebo DDR3
- Šírka údajov – 32-bitové, 16-bitové alebo 8-bitové
- Frekvencia hodín – Akákoľvek hodnota (desatinná/zlomková) v rozsahu 20 MHz až 333 MHz
- SECDED Povolené ECC – ON alebo OFF
- Mapovanie adries – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}
Nastavenia rozhrania tkaniny
FPGA Fabric Interface – Toto je dátové rozhranie medzi FDDR a dizajnom FPGA. Pretože FDDR je pamäťový radič, je určený ako slave na zbernici AXI alebo AHB. Master zbernice iniciuje transakcie zbernice, ktoré sú následne interpretované FDDR ako pamäťové transakcie a komunikované do mimočipovej pamäte DDR. Možnosti rozhrania tkaniny FDDR sú:
- Použitie rozhrania AXI-64 – Jeden master pristupuje k FDDR cez 64-bit\ AXI rozhranie.
- Použitie jediného rozhrania AHB-32 – Jeden master pristupuje k FDDR cez jediné 32-bitové rozhranie AHB.
- Použitie dvoch rozhraní AHB-32 – Dvaja master pristupujú k FDDR pomocou dvoch 32-bitových rozhraní AHB.
Deliteľ hodín FPGA – Určuje frekvenčný pomer medzi hodinami ovládača DDR (CLK_FDDR) a hodinami ovládajúcimi rozhranie tkaniny (CLK_FIC64). Frekvencia CLK_FIC64 by sa mala rovnať frekvencii subsystému AHB/AXI, ktorý je pripojený k rozhraniu zbernice FDDR AHB/AXI. NaprampAk máte DDR RAM bežiacu na 200 MHz a váš Fabric/AXI Subsystém beží na 100 MHz, musíte vybrať deliteľa 2 (obrázok 1-2).
Obrázok 1-2 • Nastavenia Fabric Interface – AXI Interface a FDDR Clock Divisor Agreement
Použite Fabric PLL ZAMKNÚŤ – Ak CLK_BASE pochádza z Fabric CCC, môžete pripojiť látkový výstup CCC LOCK k vstupu FDDR FAB_PLL_LOCK. CLK_BASE nie je stabilný, kým sa neuzamkne Fabric CCC. Microsemi preto odporúča, aby ste podržali FDDR v resete (tj aktivujte vstup CORE_RESET_N), kým nebude CLK_BASE stabilná. Výstup LOCK Fabric CCC indikuje, že výstupné hodiny Fabric CCC sú stabilné. Zaškrtnutím možnosti Použiť FAB_PLL_LOCK môžete odkryť vstupný port FAB_PLL_LOCK FDDR. Potom môžete pripojiť výstup LOCK z Fabric CCC k vstupu FAB_PLL_LOCK FDDR.
Sila IO pohonu
Vyberte jednu z nasledujúcich silných jednotiek pre vaše DDR I/O:
- Polovičná sila pohonu
- Plná sila pohonu
V závislosti od typu vašej pamäte DDR a zvolenej vstupno-výstupnej sily Libero SoC nastaví štandard DDR I/O pre váš systém FDDR nasledovne:
| Typ pamäte DDR | Polovičná sila pohonu | Plná sila pohonu |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Povoliť prerušenia
FDDR je schopný vyvolať prerušenia, keď sú splnené určité vopred definované podmienky. Začiarknite políčko Povoliť prerušenia v konfigurátore FDDR, ak chcete tieto prerušenia použiť vo svojej aplikácii.
Toto odkryje signály prerušenia na inštancii FDDR. Tieto signály prerušenia môžete pripojiť tak, ako to vyžaduje váš návrh. K dispozícii sú nasledujúce signály prerušenia a ich predpoklady:
- FIC_INT – Generuje sa, keď dôjde k chybe v transakcii medzi Master a FDDR
- IO_CAL_INT – Umožňuje vám prekalibrovať DDR I/O zápisom do registrov radiča DDR cez konfiguračné rozhranie APB. Po dokončení kalibrácie sa toto prerušenie zvýši. Podrobnosti o rekalibrácii I/O nájdete v používateľskej príručke Microsemi SmartFusion2.
- PLL_LOCK_INT – Označuje, že FDDR FPLL je uzamknutý
- PLL_LOCKLOST_INT – Označuje, že FDDR FPLL stratil zámok
- FDDR_ECC_INT – Označuje, že bola zistená jednobitová alebo dvojbitová chyba
Látková frekvencia hodín
Výpočet frekvencie hodín na základe vašej aktuálnej frekvencie hodín a deliteľa hodín, zobrazených v MHz.
Fabric Clock Frequency (v MHz) = Clock Frequency / CLOCK deliteľ
Šírka pásma pamäte
Výpočet šírky pásma pamäte na základe vašej aktuálnej hodnoty taktovacej frekvencie v Mbps.
Šírka pásma pamäte (v Mbps) = 2 * Frekvencia hodín
Celková šírka pásma
Výpočet celkovej šírky pásma na základe vašej aktuálnej taktovacej frekvencie, šírky dát a deliteľa CLOCK v Mbps.
Celková šírka pásma (v Mbps) = (2 * Frekvencia hodín * Šírka dát) / Deliteľ HODÍN
Konfigurácia ovládača FDDR
Keď používate Fabric DDR Controller na prístup k externej DDR pamäti, DDR Controller musí byť nakonfigurovaný za behu. To sa vykonáva zápisom konfiguračných údajov do vyhradených konfiguračných registrov radiča DDR. Tieto konfiguračné údaje závisia od charakteristík externej pamäte DDR a vašej aplikácie. Táto časť popisuje, ako zadať tieto konfiguračné parametre do konfigurátora radiča FDDR a ako sa spravujú konfiguračné údaje ako súčasť celkového riešenia inicializácie periférií. Podrobné informácie o riešení inicializácie periférií nájdete v používateľskej príručke periférie.
Riadiace registre Fabric DDR
Fabric DDR Controller má sadu registrov, ktoré je potrebné nakonfigurovať za behu. Konfiguračné hodnoty pre tieto registre predstavujú rôzne parametre (naprample, režim DDR, šírka PHY, režim sériového snímania, ECC atď.). Podrobnosti o konfiguračných registroch radiča DDR nájdete v používateľskej príručke Microsemi SmartFusion2.
Konfigurácia registrov Fabric DDR
Pomocou kariet Inicializácia pamäte (Obrázok 2-1) a Časovanie pamäte (Obrázok 2-2) zadajte parametre, ktoré zodpovedajú vašej pamäti DDR a aplikácii. Hodnoty, ktoré zadáte do týchto kariet, sa automaticky prevedú do príslušných hodnôt registra. Keď kliknete na konkrétny parameter, jeho príslušný register je popísaný v okne Popis registra (Obrázok 1-1 na strane 4).
Obrázok 2-1 • Konfigurácia FDDR – karta Inicializácia pamäte
Obrázok 2-2 • Konfigurácia FDDR – karta Časovanie pamäte
Import konfigurácie DDR Files
Okrem zadávania parametrov pamäte DDR pomocou kariet Inicializácia pamäte a Časovanie môžete importovať hodnoty registra DDR z file. Ak to chcete urobiť, kliknite na tlačidlo Importovať konfiguráciu a prejdite na text file obsahujúce názvy a hodnoty registrov DDR. Obrázok 2-3 zobrazuje syntax konfigurácie importu.
Obrázok 2-3 • Konfigurácia registra DDR File Syntax
Poznámka: Ak sa rozhodnete importovať hodnoty registra namiesto ich zadávania pomocou GUI, musíte zadať všetky potrebné hodnoty registrov. Podrobnosti nájdete v používateľskej príručke k SmartFusion2
Export konfigurácie DDR Files
Údaje konfigurácie aktuálneho registra môžete tiež exportovať do textu file. Toto file bude obsahovať hodnoty registra, ktoré ste importovali (ak nejaké existujú), ako aj tie, ktoré boli vypočítané z parametrov GUI, ktoré ste zadali v tomto dialógovom okne.
Ak chcete vrátiť späť zmeny, ktoré ste vykonali v konfigurácii registra DDR, môžete tak urobiť pomocou Obnoviť predvolené. Týmto sa vymažú všetky konfiguračné údaje registra a tieto údaje musíte buď znova importovať, alebo znova zadať. Údaje sa resetujú na hodnoty hardvérového resetovania.
Vygenerované údaje
Kliknutím na tlačidlo OK vygenerujete konfiguráciu. Na základe vášho vstupu na kartách Všeobecné, Časovanie pamäte a Inicializácia pamäte vypočíta FDDR Configurator hodnoty pre všetky konfiguračné registre DDR a exportuje tieto hodnoty do vášho firmvérového projektu a simulácie. files. Vyvezené file syntax je znázornená na obrázku 2-4.
Obrázok 2-4 • Exportovaná konfigurácia registra DDR File Syntax
Firmvér
Keď generujete SmartDesign, postupujte takto files sú generované v adresári /firmware/ drivers_config/sys_config. Títo files sú potrebné na to, aby sa jadro firmvéru CMSIS správne skompilovalo a obsahovalo informácie týkajúce sa vášho aktuálneho dizajnu vrátane konfiguračných údajov periférnych zariadení a informácií o konfigurácii hodín pre MSS. Neupravujte ich files ručne, pretože sú znovu vytvorené vždy, keď sa regeneruje váš koreňový dizajn.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – konfiguračné údaje MDDR.
- sys_config_fddr_define.h – konfiguračné údaje FDDR.
- sys_config_mss_clocks.h – konfigurácia MSS hodín
Simulácia
Keď vygenerujete SmartDesign priradený k vašej MSS, nasledujúca simulácia files sa generujú v adresári /simulation:
- test.bfm – BFM najvyššej úrovne file ktorý sa prvýkrát vykoná počas akejkoľvek simulácie, ktorá vykonáva procesor SmartFusion2 MSS Cortex-M3. Spustí periférne_init.bfm a user.bfm v tomto poradí.
- periférna_init.bfm – Obsahuje procedúru BFM, ktorá emuluje funkciu CMSIS::SystemInit() spustenú na Cortex-M3 predtým, ako zadáte procedúru main(). Skopíruje konfiguračné údaje pre akúkoľvek perifériu použitú v návrhu do správnych registrov konfigurácie periférií a potom čaká, kým budú všetky periférie pripravené, než potvrdí, že používateľ môže tieto periférie používať.
- FDDR_init.bfm – Obsahuje príkazy na zápis BFM, ktoré simulujú zápis údajov konfiguračného registra Fabric DDR, ktorý ste zadali (pomocou dialógového okna Upraviť registre) do registrov radiča DDR.
- user.bfm – Určené pre užívateľské príkazy. Dátovú cestu môžete simulovať pridaním vlastných príkazov BFM file. Príkazy v tomto file sa vykoná po dokončení periférneho_init.bfm.
Pomocou files vyššie, konfiguračná cesta sa simuluje automaticky. Musíte len upraviť user.bfm file na simuláciu dátovej cesty. Neupravujte súbor test.bfm, periférny_init.bfm alebo MDDR_init.bfm files ako tieto files sa znovu vytvárajú vždy, keď sa obnoví váš koreňový dizajn.
Konfiguračná cesta Fabric DDR
Riešenie Peripheral Initialization vyžaduje, aby ste okrem špecifikovania hodnôt konfiguračného registra Fabric DDR nakonfigurovali cestu konfiguračných údajov APB v MSS (FIC_2). Funkcia SystemInit() zapisuje údaje do konfiguračných registrov FDDR cez rozhranie FIC_2 APB.
Poznámka: Ak používate System Builder, konfiguračná cesta sa nastaví a pripojí automaticky.
Obrázok 2-5 • Konfigurátor FIC_2 Overview
Ak chcete nakonfigurovať rozhranie FIC_2:
- Otvorte dialógové okno konfigurátora FIC_2 (obrázok 2-5) z konfigurátora MSS.
- Vyberte možnosť Inicializovať periférne zariadenia pomocou Cortex-M3.
- Uistite sa, že je začiarknuté MSS DDR, rovnako ako bloky Fabric DDR/SERDES, ak ich používate.
- Kliknutím na tlačidlo OK uložte nastavenia. Toto odkryje konfiguračné porty FIC_2 (rozhrania pre hodiny, reset a zbernicu APB), ako je znázornené na obrázku 2-6.
- Vytvorte MSS. Porty FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a FIC_2_APB_M_RESET_N) sú teraz odkryté na rozhraní MSS a možno ich pripojiť k CoreSF2Config a CoreSF2Reset podľa špecifikácie riešenia periférie.
Obrázok 2-6 • Porty FIC_2
Popis portu
Základné porty FDDR
Tabuľka 3-1 • Základné porty FDDR
| Názov portu | Smer | Popis |
| CORE_RESET_N | IN | Resetovanie ovládača FDDR |
| CLK_BASE | IN | FDDR Fabric Interface Clock |
| FPLL_LOCK | OUT | Výstup FDDR PLL Lock – vysoký, keď je FDDR PLL uzamknutý |
| CLK_BASE_PLL_LOCK | IN | Fabric PLL Lock vstup. Tento vstup sa zobrazí iba vtedy, keď je vybratá možnosť Použiť FAB_PLL_LOCK. |
Prerušiť porty
Táto skupina portov sa zobrazí, keď vyberiete možnosť Povoliť prerušenia.
Tabuľka 3-2 • Porty prerušení
| Názov portu | Smer | Popis |
| PLL_LOCK_INT | OUT | Tvrdí, keď sa FDDR PLL uzamkne. |
| PLL_LOCKLOST_INT | OUT | Tvrdí, keď sa stratí zámok FDDR PLL. |
| ECC_INT | OUT | Tvrdí, keď nastane udalosť ECC. |
| IO_CALIB_INT | OUT | Tvrdí, keď je kalibrácia I/O dokončená. |
| FIC_INT | OUT | Tvrdí, keď je chyba v protokole AHB/AXI na rozhraní Fabric. |
Konfiguračné rozhranie APB3
Tabuľka 3-3 • Konfiguračné rozhranie APB3
| Názov portu | Smer | Popis |
| APB_S_PENABLE | IN | Slave Enable |
| APB_S_PSEL | IN | Slave Select |
| APB_S_PWRITE | IN | Povoliť zápis |
| APB_S_PADDR[10:2] | IN | Adresa |
| APB_S_PWDATA[15:0] | IN | Zápis údajov |
| APB_S_PREADY | OUT | Slave pripravený |
| APB_S_PSLVVERR | OUT | Chyba otroka |
| APB_S_PRDATA[15:0] | OUT | Čítanie údajov |
| APB_S_PRESET_N | IN | Slave Reset |
| APB_S_PCLK | IN | Hodiny |
Rozhranie DDR PHY
Tabuľka 3-4 • Rozhranie DDR PHY
| Názov portu | Smer | Popis |
| FDDR_CAS_N | OUT | DRAM CASN |
| FDDR_CKE | OUT | DRAM CKE |
| FDDR_CLK | OUT | Hodiny, strana P |
| FDDR_CLK_N | OUT | Hodiny, strana N |
| FDDR_CS_N | OUT | DRAM ČSN |
| FDDR_ODT | OUT | DRAM ODT |
| FDDR_RAS_N | OUT | DRAM RASN |
| FDDR_RESET_N | OUT | Reset DRAM pre DDR3 |
| FDDR_WE_N | OUT | DRAM WEN |
| FDDR_ADDR[15:0] | OUT | Bity adresy Dram |
| FDDR_BA[2:0] | OUT | Adresa banky Dram |
| FDDR_DM_RDQS[4:0] | DNU VON | Maska údajov Dram |
| FDDR_DQS[4:0] | DNU VON | Dram Data Strobe Input/Output – strana P |
| FDDR_DQS_N[4:0] | DNU VON | Dram Data Strobe Input/Output – N strana |
| FDDR_DQ[35:0] | DNU VON | Vstup/výstup dát DRAM |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO v signáli |
| FDDR_FIFO_WE_OUT[2:0] | OUT | Výstupný signál FIFO |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | DNU VON | Maska údajov Dram |
| FDDR_DQS ([3:0]/[1:0]/[0]) | DNU VON | Dram Data Strobe Input/Output – strana P |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | DNU VON | Dram Data Strobe Input/Output – N strana |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | DNU VON | Vstup/výstup dát DRAM |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO v signáli |
| FDDR_DQS_TMATCH_0_OUT | OUT | Výstupný signál FIFO |
| FDDR_DQS_TMATCH_1_IN | IN | Vstupný signál FIFO (iba 32-bitový) |
| FDDR_DQS_TMATCH_1_OUT | OUT | Výstupný signál FIFO (iba 32-bitový) |
| FDDR_DM_RDQS_ECC | DNU VON | Maska údajov Dram ECC |
| FDDR_DQS_ECC | DNU VON | Dram ECC Data Strobe Input/Output – P strana |
| FDDR_DQS_ECC_N | DNU VON | Dram ECC Data Strobe Input/Output – N strana |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | DNU VON | Vstup/výstup dát DRAM ECC |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO v signáli |
| FDDR_DQS_TMATCH_ECC_OUT | OUT | Výstupný signál ECC FIFO (iba 32-bitový) |
Poznámka: Šírka portov pre niektoré porty sa mení v závislosti od výberu šírky PHY. Zápis „[a:0]/ [b:0]/[c:0]“ sa používa na označenie takýchto portov, kde „[a:0]“ označuje šírku portu, keď je zvolená 32-bitová šírka PHY , „[b:0]“ zodpovedá 16-bitovej šírke PHY a „[c:0]“ zodpovedá 8-bitovej šírke PHY.
Rozhranie zbernice AXI
Tabuľka 3-5 • Rozhranie zbernice AXI
| Názov portu | Smer | Popis |
| AXI_S_AWREADY | OUT | Napíšte adresu pripravené |
| AXI_S_WREADY | OUT | Napíšte adresu pripravené |
| AXI_S_BID[3:0] | OUT | ID odpovede |
| AXI_S_BRESP[1:0] | OUT | Napíšte odpoveď |
| AXI_S_BVALID | OUT | Napíšte odpoveď platnú |
| AXI_S_ARREADY | OUT | Čítanie adresy pripravené |
| AXI_S_RID[3:0] | OUT | Prečítajte si ID Tag |
| AXI_S_RRESP[1:0] | OUT | Prečítajte si odpoveď |
| AXI_S_RDATA[63:0] | OUT | Čítanie údajov |
| AXI_S_RLAST | OUT | Read Last – Tento signál označuje posledný prenos v sérii čítania. |
| AXI_S_RVALID | OUT | Prečítaná adresa je platná |
| AXI_S_AWID[3:0] | IN | Napíšte ID adresy |
| AXI_S_AWADDR[31:0] | IN | Napíšte adresu |
| AXI_S_AWLEN[3:0] | IN | Dĺžka prasknutia |
| AXI_S_AWSIZE[1:0] | IN | Veľkosť prasknutia |
| AXI_S_AWBURST[1:0] | IN | Burst typ |
| AXI_S_AWLOCK[1:0] | IN | Typ zámku – Tento signál poskytuje dodatočné informácie o atómových charakteristikách prevodu. |
| AXI_S_AWVALID | IN | Napíšte platnú adresu |
| AXI_S_WID[3:0] | IN | Zapíšte ID údajov tag |
| AXI_S_WDATA[63:0] | IN | Zapisujte údaje |
| AXI_S_WSTRB[7:0] | IN | Napíšte blesky |
| AXI_S_WLAST | IN | Napíšte posledný |
| AXI_S_WVALID | IN | Zápis platný |
| AXI_S_BREADY | IN | Píšte pripravené |
| AXI_S_ARID[3:0] | IN | Čítať ID adresy |
| AXI_S_ARADDR[31:0] | IN | Prečítajte si adresu |
| AXI_S_ARLEN[3:0] | IN | Dĺžka prasknutia |
| AXI_S_ARSIZE[1:0] | IN | Veľkosť prasknutia |
| AXI_S_ARBURST[1:0] | IN | Burst typ |
| AXI_S_ARLOCK[1:0] | IN | Typ zámku |
| AXI_S_ARVALID | IN | Prečítaná adresa je platná |
| AXI_S_RREADY | IN | Čítanie adresy pripravené |
| Názov portu | Smer | Popis |
| AXI_S_CORE_RESET_N | IN | Globálny reset MDDR |
| AXI_S_RMW | IN | Označuje, či sú všetky bajty 64-bitového pruhu platné pre všetky doby prenosu AXI.
|
Rozhranie zbernice AHB0
Tabuľka 3-6 • Rozhranie zbernice AHB0
| Názov portu | Smer | Popis |
| AHB0_S_HREADYOUT | OUT | AHBL slave pripravený – Keď vysoká hodnota pre zápis znamená, že slave jednotka je pripravená prijímať údaje, a keď vysoká hodnota pre čítanie znamená, že údaje sú platné. |
| AHB0_S_HRESP | OUT | Stav odpovede AHBL – Keď je na konci transakcie vysoká hodnota, znamená to, že transakcia bola dokončená s chybami. Keď je na konci transakcie znížená hodnota, znamená to, že transakcia bola úspešne dokončená. |
| AHB0_S_HRDATA[31:0] | OUT | AHBL read data – Čítanie údajov z podriadeného zariadenia do nadradeného zariadenia |
| AHB0_S_HSEL | IN | Výber podriadenej jednotky AHBL – Keď sa potvrdí, podriadená jednotka je aktuálne vybratá podriadená jednotka AHBL na zbernici AHB. |
| AHB0_S_HADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| AHB0_S_HBURST[2:0] | IN | AHBL Burst Dĺžka |
| AHB0_S_HSIZE[1:0] | IN | Veľkosť prenosu AHBL – Označuje veľkosť aktuálneho prenosu (len transakcie 8/16/32 bajtov) |
| AHB0_S_HTRANS[1:0] | IN | Typ prevodu AHBL – Označuje typ prevodu aktuálnej transakcie. |
| AHB0_S_HMASTLOCK | IN | Zámok AHBL – Ak sa potvrdí, aktuálny prevod je súčasťou uzamknutej transakcie. |
| AHB0_S_HWRITE | IN | Zápis AHBL – Keď je vysoká, znamená to, že aktuálna transakcia je zápis. Keď je nízka, znamená to, že aktuálna transakcia je prečítaná. |
| AHB0_S_HREADY | IN | AHBL ready – Keď je vysoká, znamená to, že podriadená jednotka je pripravená prijať novú transakciu. |
| AHB0_S_HWDATA[31:0] | IN | Zápis dát AHBL – Zápis dát z mastera do slave |
Rozhranie zbernice AHB1
Tabuľka 3-7 • Rozhranie zbernice AHB1
| Názov portu | Smer | Popis |
| AHB1_S_HREADYOUT | OUT | AHBL slave pripravený – Keď je vysoká hodnota pre zápis, znamená to, že slave jednotka je pripravená prijímať údaje, a keď je vysoká pre čítanie, znamená to, že údaje sú platné. |
| AHB1_S_HRESP | OUT | Stav odpovede AHBL – Keď je na konci transakcie vysoká hodnota, znamená to, že transakcia bola dokončená s chybami. Keď je na konci transakcie znížená hodnota, znamená to, že transakcia bola úspešne dokončená. |
| AHB1_S_HRDATA[31:0] | OUT | AHBL read data – Čítanie údajov z podriadeného zariadenia do nadradeného zariadenia |
| AHB1_S_HSEL | IN | Výber podriadenej jednotky AHBL – Keď sa potvrdí, podriadená jednotka je aktuálne vybratá podriadená jednotka AHBL na zbernici AHB. |
| AHB1_S_HADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| AHB1_S_HBURST[2:0] | IN | AHBL Burst Dĺžka |
| AHB1_S_HSIZE[1:0] | IN | Veľkosť prenosu AHBL – Označuje veľkosť aktuálneho prenosu (len transakcie 8/16/32 bajtov). |
| AHB1_S_HTRANS[1:0] | IN | Typ prevodu AHBL – Označuje typ prevodu aktuálnej transakcie. |
| AHB1_S_HMASTLOCK | IN | Zámok AHBL – Ak je aktivovaný, aktuálny prevod je súčasťou uzamknutej transakcie. |
| AHB1_S_HWRITE | IN | Zápis AHBL – Keď je vysoký, znamená to, že aktuálna transakcia je zápis. Keď je nízka, znamená to, že aktuálna transakcia je prečítaná. |
| AHB1_S_HREADY | IN | AHBL ready – Keď je vysoká, znamená to, že podriadená jednotka je pripravená prijať novú transakciu. |
| AHB1_S_HWDATA[31:0] | IN | Zápis dát AHBL – Zápis dát z mastera do slave |
Podpora produktu
Microsemi SoC Products Group podporuje svoje produkty rôznymi podpornými službami, vrátane služieb zákazníkom, Centra technickej podpory zákazníkov, a webstránky, elektronická pošta a celosvetové obchodné zastúpenia. Táto príloha obsahuje informácie o kontaktovaní Microsemi SoC Products Group a používaní týchto služieb podpory.
Zákaznícky servis
Obráťte sa na zákaznícky servis pre netechnickú podporu produktov, ako sú ceny produktov, aktualizácie produktov, informácie o aktualizácii, stav objednávky a autorizácia.
Zo Severnej Ameriky zavolajte na číslo 800.262.1060
Zo zvyšku sveta volajte na číslo 650.318.4460
Fax, odkiaľkoľvek na svete, 408.643.6913 XNUMX XNUMX
Centrum technickej podpory zákazníkov
Microsemi SoC Products Group zamestnáva svoje zákaznícke centrum technickej podpory vysoko kvalifikovanými inžiniermi, ktorí vám môžu pomôcť zodpovedať vaše otázky týkajúce sa hardvéru, softvéru a dizajnu týkajúce sa produktov Microsemi SoC. Centrum technickej podpory zákazníkov trávi veľa času vytváraním poznámok k aplikácii, odpovedí na bežné otázky cyklu návrhu, dokumentácie známych problémov a rôznych často kladených otázok. Takže predtým, ako nás budete kontaktovať, navštívte naše online zdroje. Je veľmi pravdepodobné, že sme už odpovedali na vaše otázky.
Technická podpora
Navštívte zákaznícku podporu webstránka (www.microsemi.com/soc/support/search/default.aspx) pre viac informácií a podporu. Mnoho odpovedí dostupných na vyhľadávaní web zdroj obsahuje schémy, ilustrácie a odkazy na ďalšie zdroje na stránke webstránky.
Webstránky
Rôzne technické a netechnické informácie si môžete prezerať na domovskej stránke SoC na adrese www.microsemi.com/soc.
Kontaktovanie Centra technickej podpory zákazníkov
Stredisko technickej podpory tvoria vysoko kvalifikovaní inžinieri. Centrum technickej podpory je možné kontaktovať e-mailom alebo prostredníctvom skupiny produktov Microsemi SoC webstránky.
Svoje technické otázky môžete oznámiť na našu e-mailovú adresu a odpovede dostať späť e-mailom, faxom alebo telefonicky. Ak máte problémy s dizajnom, môžete svoj návrh poslať e-mailom files na získanie pomoci. E-mailový účet neustále monitorujeme počas dňa. Keď nám posielate vašu žiadosť, nezabudnite uviesť vaše celé meno, názov spoločnosti a vaše kontaktné údaje, aby bolo možné vašu žiadosť efektívne spracovať. E-mailová adresa technickej podpory je soc_tech@microsemi.com.
Moje prípady
Zákazníci Microsemi SoC Products Group môžu odosielať a sledovať technické prípady online na stránke Môj prípad
Mimo USA
Zákazníci, ktorí potrebujú pomoc mimo časových pásiem USA, môžu kontaktovať technickú podporu prostredníctvom e-mailu (soc_tech@microsemi.com) alebo kontaktujte miestne obchodné zastúpenie. Zoznam predajných kancelárií nájdete na www.microsemi.com/soc/company/contact/default.aspx.
Technická podpora ITAR
Ak potrebujete technickú podporu pre RH a RT FPGA, ktoré sú regulované medzinárodnými predpismi o obchodovaní so zbraňami (ITAR), kontaktujte nás prostredníctvom soc_tech_itar@microsemi.com. Prípadne v rámci Moje prípady vyberte Áno v rozbaľovacom zozname ITAR. Úplný zoznam mikrosemi FPGA regulovaných ITAR nájdete na stránke ITAR web stránku.
Microsemi Corporation (NASDAQ: MSCC) ponúka komplexné portfólio polovodičových riešení pre: letectvo, obranu a bezpečnosť; podnikanie a komunikácie; a trhy s priemyselnými a alternatívnymi energiami. Produkty zahŕňajú vysokovýkonné, vysoko spoľahlivé analógové a RF zariadenia, integrované obvody so zmiešaným signálom a RF, prispôsobiteľné SoC, FPGA a kompletné subsystémy. Microsemi má ústredie v Aliso Viejo v Kalifornii. Viac sa dozviete na www.microsemi.com.
© 2014 Microsemi Corporation. Všetky práva vyhradené. Microsemi a logo Microsemi sú ochranné známky spoločnosti Microsemi Corporation. Všetky ostatné ochranné známky a servisné známky sú majetkom ich príslušných vlastníkov.
Sídlo spoločnosti Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
V rámci USA: +1 949-380-6100
Predaj: +1 949-380-6136
Fax: +1 949-215-4996
Dokumenty / zdroje
 |
Konfigurácia radiča Microsemi SmartFusion2 FPGA Fabric DDR [pdf] Používateľská príručka SmartFusion2 FPGA Fabric DDR Controller Configuration, SmartFusion2, FPGA Fabric DDR Controller Configuration, Controller Configuration |
