Panduan Pengguna Konfigurasi Pengontrol DDR Microsemi SmartFusion2 FPGA Fabric

Perkenalan

SmartFusion2 FPGA memiliki dua pengontrol DDR tertanam – satu dapat diakses melalui MSS (MDDR) dan yang lainnya ditujukan untuk akses langsung dari FPGA Fabric (FDDR). MDDR dan FDDR keduanya mengontrol memori DDR off-chip.
Untuk mengonfigurasi pengontrol Fabric DDR sepenuhnya, Anda harus:

1. Gunakan Konfigurator Pengontrol DDR Memori Eksternal Fabric untuk mengonfigurasi Pengontrol DDR, pilih antarmuka bus jalur datanya (AXI atau AHBLite), dan pilih frekuensi jam DDR serta frekuensi jam jalur data fabric.
2. Tetapkan nilai register untuk register pengontrol DDR agar sesuai dengan karakteristik memori DDR eksternal Anda.
3. Buat instance Fabric DDR sebagai bagian dari aplikasi pengguna dan buat koneksi jalur data.
4. Hubungkan antarmuka konfigurasi APB pengontrol DDR seperti yang ditentukan oleh solusi Inisialisasi Periferal.

Konfigurator Pengontrol DDR Memori Eksternal Fabric

Konfigurator Fabric External Memory DDR (FDDR) digunakan untuk mengonfigurasi keseluruhan jalur data dan parameter memori DDR eksternal untuk Pengontrol Fabric DDR.

Gambar 1-1 • Konfigurasi FDDR Berakhirview

Pengaturan Memori 

Gunakan Pengaturan Memori untuk mengonfigurasi opsi memori Anda di MDDR.

• Tipe Memori – LPDDR, DDR2, atau DDR3
• Lebar Data – 32-bit, 16-bit atau 8-bit
• Frekuensi Jam – Nilai apa pun (Desimal/Fraksional) dalam rentang 20 MHz hingga 333 MHz
• SECDED Mengaktifkan ECC - Hidup atau mati
• Pemetaan Alamat – {BARIS, BANK, KOLOM}, {BANK, BARIS, KOLOM}

Pengaturan Antarmuka Kain 

Antarmuka Kain FPGA – Ini adalah antarmuka data antara FDDR dan desain FPGA. Karena FDDR adalah pengontrol memori, maka FDDR dimaksudkan untuk menjadi budak pada bus AXI atau AHB. Master bus memulai transaksi bus, yang pada gilirannya diinterpretasikan oleh FDDR sebagai transaksi memori dan dikomunikasikan ke Memori DDR off-chip. Opsi antarmuka fabric FDDR adalah:

• Menggunakan Antarmuka AXI-64 – Satu master mengakses FDDR melalui antarmuka AXI 64-bit.
• Menggunakan Antarmuka AHB-32 Tunggal – Satu master mengakses FDDR melalui antarmuka AHB 32-bit tunggal.
• Menggunakan Dua Antarmuka AHB-32 – Dua master mengakses FDDR menggunakan dua antarmuka AHB 32-bit.

Pembagi JAM FPGA – Menentukan rasio frekuensi antara jam Pengontrol DDR (CLK_FDDR) dan jam yang mengontrol antarmuka fabric (CLK_FIC64). Frekuensi CLK_FIC64 harus sama dengan subsistem AHB/AXI yang terhubung ke antarmuka bus FDDR AHB/AXI. Misalnyaampmisalnya, jika Anda memiliki DDR RAM yang berjalan pada 200 MHz dan Subsistem Fabric/AXI Anda berjalan pada 100 MHz, Anda harus memilih pembagi 2 (Gambar 1-2).

Gambar 1-2 • Pengaturan Antarmuka Fabric – Antarmuka AXI dan Perjanjian Pembagi Jam FDDR

Gunakan Kain PLL KUNCI – Jika CLK_BASE bersumber dari Fabric CCC, Anda dapat menghubungkan output fabric CCC LOCK ke input FDDR FAB_PLL_LOCK. CLK_BASE tidak stabil sampai Fabric CCC terkunci. Oleh karena itu, Microsemi menyarankan Anda menahan FDDR dalam keadaan reset (yaitu, menegaskan input CORE_RESET_N) hingga CLK_BASE stabil. Output LOCK dari Fabric CCC menunjukkan bahwa jam output Fabric CCC stabil. Dengan mencentang opsi Gunakan FAB_PLL_LOCK, Anda dapat mengekspos port input FAB_PLL_LOCK FDDR. Anda kemudian dapat menghubungkan output LOCK dari Fabric CCC ke input FAB_PLL_LOCK dari FDDR.

Kekuatan Penggerak IO 

Pilih salah satu dari kekuatan drive berikut untuk DDR I/O Anda:

• Kekuatan Setengah Penggerak
• Kekuatan Penggerak Penuh

Tergantung pada jenis Memori DDR dan Kekuatan I/O yang Anda pilih, Libero SoC menetapkan Standar DDR I/O untuk sistem FDDR Anda sebagai berikut:

Tipe Memori DDR	Kekuatan Setengah Penggerak	Kekuatan Penggerak Penuh
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Aktifkan Interupsi 

FDDR mampu membangkitkan interupsi ketika kondisi tertentu terpenuhi. Centang Aktifkan Interupsi di konfigurator FDDR jika Anda ingin menggunakan interupsi ini di aplikasi Anda.
Hal ini memaparkan sinyal interupsi pada instans FDDR. Anda dapat menghubungkan sinyal interupsi ini sesuai kebutuhan desain Anda. Sinyal Interupsi berikut dan prasyaratnya tersedia:

• FIC_INT – Dihasilkan apabila terjadi kesalahan pada transaksi antara Master dan FDDR
• IO_CAL_INT – Memungkinkan Anda mengkalibrasi ulang I/O DDR dengan menulis ke register pengontrol DDR melalui antarmuka konfigurasi APB. Ketika kalibrasi selesai, interupsi ini dimunculkan. Untuk detail tentang kalibrasi ulang I/O, lihat Panduan Pengguna Microsemi SmartFusion2.
• PLL_LOCK_INT – Menandakan bahwa FDDR FPLL telah terkunci
• PLL_LOCKLOST_INT – Menunjukkan bahwa FDDR FPLL telah kehilangan kunci
• FDDR_ECC_INT – Menunjukkan kesalahan satu atau dua bit telah terdeteksi

Frekuensi Jam Kain 

Perhitungan frekuensi jam berdasarkan frekuensi Jam Anda saat ini dan pembagi JAM, ditampilkan dalam MHz.
Frekuensi Jam Kain (dalam MHz) = Frekuensi Jam / pembagi JAM

Lebar Pita Memori 

Perhitungan bandwidth memori berdasarkan nilai Frekuensi Jam Anda saat ini dalam Mbps.
Bandwidth Memori (dalam Mbps) = 2 * Frekuensi Jam

Jumlah Bandwidth

Perhitungan total bandwidth berdasarkan Frekuensi Jam, Lebar Data, dan pembagi JAM Anda saat ini, dalam Mbps.
Total Bandwidth (dalam Mbps) = (2 * Frekuensi Jam * Lebar Data) / Pembagi JAM

Konfigurasi Pengontrol FDDR

Saat Anda menggunakan Pengontrol DDR Fabric untuk mengakses Memori DDR eksternal, Pengontrol DDR harus dikonfigurasi pada waktu proses. Hal ini dilakukan dengan menulis data konfigurasi ke register konfigurasi pengontrol DDR khusus. Data konfigurasi ini bergantung pada karakteristik memori DDR eksternal dan aplikasi Anda. Bagian ini menjelaskan cara memasukkan parameter konfigurasi ini di konfigurator pengontrol FDDR dan bagaimana data konfigurasi dikelola sebagai bagian dari solusi Inisialisasi Periferal secara keseluruhan. Lihat Panduan Pengguna Inisialisasi Periferal untuk informasi rinci tentang solusi Inisialisasi Periferal.

Register Kontrol DDR Fabric 

Pengontrol Fabric DDR memiliki serangkaian register yang perlu dikonfigurasi pada waktu proses. Nilai konfigurasi untuk register ini mewakili parameter yang berbeda (misalnyaample, mode DDR, lebar PHY, mode burst, ECC, dll.). Untuk detail tentang register konfigurasi pengontrol DDR, lihat Panduan Pengguna Microsemi SmartFusion2.

Konfigurasi Register DDR Fabric 

Gunakan tab Memory Initialization (Gambar 2-1) dan Memory Timing (Gambar 2-2) untuk memasukkan parameter yang sesuai dengan Memori DDR dan aplikasi Anda. Nilai yang Anda masukkan pada tab ini secara otomatis diterjemahkan ke nilai register yang sesuai. Saat Anda mengklik parameter tertentu, register terkait akan dijelaskan di Jendela Deskripsi Register (Gambar 1-1 di halaman 4).

Gambar 2-1 • Konfigurasi FDDR – Tab Inisialisasi Memori

Gambar 2-2 • Konfigurasi FDDR – Tab Memory Timing

Mengimpor Konfigurasi DDR Files

Selain memasukkan parameter Memori DDR menggunakan tab Inisialisasi Memori dan Timing, Anda dapat mengimpor nilai register DDR dari a file. Untuk melakukannya, klik tombol Impor Konfigurasi dan arahkan ke teks file berisi nama dan nilai register DDR. Gambar 2-3 menunjukkan sintaks konfigurasi impor.

Gambar 2-3 • Konfigurasi Register DDR File Sintaksis

Catatan: Jika Anda memilih untuk mengimpor nilai register daripada memasukkannya menggunakan GUI, Anda harus menentukan semua nilai register yang diperlukan. Lihat Panduan Pengguna SmartFusion2 untuk detailnya

Mengekspor Konfigurasi DDR Files

Anda juga dapat mengekspor data konfigurasi register saat ini ke dalam teks file. Ini file akan berisi nilai register yang Anda impor (jika ada) serta nilai yang dihitung dari parameter GUI yang Anda masukkan di kotak dialog ini.
Jika Anda ingin membatalkan perubahan yang telah Anda buat pada konfigurasi register DDR, Anda dapat melakukannya dengan Restore Default. Ini akan menghapus semua data konfigurasi register dan Anda harus mengimpor ulang atau memasukkan kembali data ini. Data diatur ulang ke nilai pengaturan ulang perangkat keras.

Data yang Dihasilkan 

Klik OK untuk menghasilkan konfigurasi. Berdasarkan masukan Anda di tab Umum, Waktu Memori, dan Inisialisasi Memori, Konfigurator FDDR menghitung nilai untuk semua register konfigurasi DDR dan mengekspor nilai ini ke proyek firmware dan simulasi Anda fileS. Yang diekspor file sintaksnya ditunjukkan pada Gambar 2-4.

Gambar 2-4 • Konfigurasi Register DDR yang Diekspor File Sintaksis

Perangkat Lunak

Saat Anda membuat SmartDesign, berikut ini files dihasilkan di direktori /firmware/drivers_config/sys_config. Ini fileIni diperlukan agar inti firmware CMSIS dapat dikompilasi dengan benar dan berisi informasi mengenai desain Anda saat ini, termasuk data konfigurasi periferal dan informasi konfigurasi jam untuk MSS. Jangan edit ini files secara manual, karena dibuat ulang setiap kali desain root Anda dibuat ulang.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – Data konfigurasi MDDR.
• sys_config_fddr_define.h – Data konfigurasi FDDR.
• sys_config_mss_clocks.h – Konfigurasi jam MSS

Simulasi

Saat Anda membuat SmartDesign yang terkait dengan MSS Anda, simulasi berikut files dihasilkan di direktori /simulation:

• tes.bfm – BFM tingkat atas file yang pertama kali dijalankan selama simulasi apa pun yang menggunakan prosesor SmartFusion2 MSS Cortex-M3. Itu mengeksekusi peripheral_init.bfm dan user.bfm, dalam urutan itu.
• peripheral_init.bfm – Berisi prosedur BFM yang mengemulasi fungsi CMSIS::SystemInit() yang dijalankan pada Cortex-M3 sebelum Anda masuk ke prosedur main(). Ini menyalin data konfigurasi untuk setiap periferal yang digunakan dalam desain ke register konfigurasi periferal yang benar dan kemudian menunggu semua periferal siap sebelum menyatakan bahwa pengguna dapat menggunakan periferal ini.
• FDDR_init.bfm – Berisi perintah penulisan BFM yang menyimulasikan penulisan data register konfigurasi Fabric DDR yang Anda masukkan (menggunakan kotak dialog Edit Register) ke dalam register Kontroler DDR.
• pengguna.bfm – Ditujukan untuk perintah pengguna. Anda dapat mensimulasikan jalur data dengan menambahkan perintah BFM Anda sendiri di dalamnya file. Perintah dalam hal ini file akan dieksekusi setelah peripheral_init.bfm selesai.

Menggunakan files di atas, jalur konfigurasi disimulasikan secara otomatis. Anda hanya perlu mengedit user.bfm file untuk mensimulasikan jalur data. Jangan edit test.bfm, peripheral_init.bfm, atau MDDR_init.bfm fileseperti ini files dibuat ulang setiap kali desain root Anda dibuat ulang.

Jalur Konfigurasi DDR Fabric 

Solusi Inisialisasi Periferal mengharuskan, selain menentukan nilai register konfigurasi Fabric DDR, Anda juga mengonfigurasi jalur data konfigurasi APB di MSS (FIC_2). Fungsi SystemInit() menulis data ke register konfigurasi FDDR melalui antarmuka FIC_2 APB.

Catatan: Jika Anda menggunakan System Builder, jalur konfigurasi diatur dan dihubungkan secara otomatis.

Gambar 2-5 • Konfigurator FIC_2 Berakhirview

Untuk mengkonfigurasi antarmuka FIC_2:

1. Buka dialog konfigurator FIC_2 (Gambar 2-5) dari konfigurator MSS.
2. Pilih opsi Inisialisasi periferal menggunakan Cortex-M3.
3. Pastikan MSS DDR dicentang, begitu pula blok Fabric DDR/SERDES jika Anda menggunakannya.
4. Klik OK untuk menyimpan pengaturan Anda. Ini memperlihatkan port konfigurasi FIC_2 (antarmuka bus Jam, Reset, dan APB), seperti yang ditunjukkan pada Gambar 2-6.
5. Hasilkan MSS. Port FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK dan FIC_2_APB_M_RESET_N) sekarang diekspos pada antarmuka MSS dan dapat dihubungkan ke CoreSF2Config dan CoreSF2Reset sesuai spesifikasi solusi Inisialisasi Periferal

Gambar 2-6 • Port FIC_2

Deskripsi Pelabuhan

Port Inti FDDR 

Tabel 3-1 • Port Inti FDDR

Nama Pelabuhan	Arah	Keterangan
CORE_RESET_N	IN	Reset Pengontrol FDDR
CLK_BASE	IN	Jam Antarmuka Kain FDDR
FPLL_LOCK	KELUAR	Output Kunci FDDR PLL – tinggi ketika FDDR PLL terkunci
CLK_BASE_PLL_LOCK	IN	Masukan Kunci PLL Kain. Input ini hanya ditampilkan ketika opsi Gunakan FAB_PLL_LOCK dipilih.

Port Interupsi

Kelompok port ini terlihat ketika Anda memilih opsi Aktifkan Interupsi.

Tabel 3-2 • Port Interupsi

Nama Pelabuhan	Arah	Keterangan
PLL_LOCK_INT	KELUAR	Menegaskan kapan FDDR PLL terkunci.
PLL_LOCKLOST_INT	KELUAR	Menegaskan ketika kunci FDDR PLL hilang.
ECC_INT	KELUAR	Menegaskan kapan Peristiwa ECC terjadi.
IO_CALIB_INT	KELUAR	Menegaskan kapan kalibrasi I/O selesai.
FIC_INT	KELUAR	Menegaskan bila terjadi kesalahan pada protokol AHB/AXI pada antarmuka Fabric.

Antarmuka Konfigurasi APB3 

Tabel 3-3 • Antarmuka Konfigurasi APB3

Nama Pelabuhan	Arah	Keterangan
APB_S_PENABLE	IN	Budak Aktifkan
APB_S_PSEL	IN	Pilih Budak
APB_S_PWRITE	IN	Tulis Aktifkan
APB_S_PADDR[10:2]	IN	Alamat
APB_S_PWDATA[15:0]	IN	Tulis Data
APB_S_PREADY	KELUAR	Budak Siap
APB_S_PSLVERR	KELUAR	Kesalahan Budak
APB_S_PRDATA[15:0]	KELUAR	Baca Data
APB_S_PRESET_N	IN	Reset Budak
APB_S_PCLK	IN	Jam

Antarmuka DDR PHY 

Tabel 3-4 • Antarmuka DDR PHY 

Nama Pelabuhan	Arah	Keterangan
FDDR_CAS_N	KELUAR	DRAM CASN
FDDR_CKE	KELUAR	DRAM CKE
FDDR_CLK	KELUAR	Jam, sisi P
FDDR_CLK_N	KELUAR	Jam, sisi N
FDDR_CS_N	KELUAR	DRAM CSN
FDDR_ODT	KELUAR	DRAM ODT
FDDR_RAS_N	KELUAR	DRAM RASN
FDDR_RESET_N	KELUAR	Reset DRAM untuk DDR3
FDDR_WE_N	KELUAR	DRAM WEN
FDDR_ADDR[15:0]	KELUAR	Bit Alamat Drama
FDDR_BA[2:0]	KELUAR	Alamat Bank Drama
FDDR_DM_RDQS[4:0]	MASUK	Masker Data Drama
FDDR_DQS[4:0]	MASUK	Input/Output Strobo Data Drama – Sisi P
FDDR_DQS_N[4:0]	MASUK	Input/Output Strobo Data Drama – Sisi N
FDDR_DQ[35:0]	MASUK	Masukan/Keluaran Data DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO dalam sinyal
FDDR_FIFO_WE_OUT[2:0]	KELUAR	Sinyal keluar FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	MASUK	Masker Data Drama
FDDR_DQS ([3:0]/[1:0]/[0])	MASUK	Input/Output Strobo Data Drama – Sisi P
FDDR_DQS_N ([3:0]/[1:0]/[0])	MASUK	Input/Output Strobo Data Drama – Sisi N
FDDR_DQ ([31:0]/[15:0]/[7:0])	MASUK	Masukan/Keluaran Data DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO dalam sinyal
FDDR_DQS_TMATCH_0_OUT	KELUAR	Sinyal keluar FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO dalam sinyal (hanya 32-bit)
FDDR_DQS_TMATCH_1_OUT	KELUAR	Sinyal keluar FIFO (hanya 32-bit)
FDDR_DM_RDQS_ECC	MASUK	Masker Data Drama ECC
FDDR_DQS_ECC	MASUK	Input/Output Strobo Data Dram ECC – Sisi P
FDDR_DQS_ECC_N	MASUK	Input/Output Strobo Data Dram ECC – Sisi N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	MASUK	Masukan/Keluaran Data DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO dalam sinyal
FDDR_DQS_TMATCH_ECC_OUT	KELUAR	Sinyal keluar ECC FIFO (hanya 32-bit)

Catatan: Lebar port untuk beberapa port berubah tergantung pada pemilihan lebar PHY. Notasi “[a:0]/ [b:0]/[c:0]” digunakan untuk menunjukkan port tersebut, di mana “[a:0]” mengacu pada lebar port ketika lebar PHY 32-bit dipilih , “[b:0]” berhubungan dengan lebar PHY 16-bit, dan “[c:0]” berhubungan dengan lebar PHY 8-bit.

Antarmuka Bus AXI 

Tabel 3-5 • Antarmuka Bus AXI

Nama Pelabuhan	Arah	Keterangan
AXI_S_AWREADY	KELUAR	Tulis alamat siap
AXI_S_WREADY	KELUAR	Tulis alamat siap
AXI_S_BID[3:0]	KELUAR	ID Respons
AXI_S_BRESP[1:0]	KELUAR	Tulis tanggapan
AXI_S_BVALID	KELUAR	Tulis respons yang valid
AXI_S_ARREADY	KELUAR	Baca alamat siap
AXI_S_RID[3:0]	KELUAR	Baca ID Tag
AXI_S_RRESP[1:0]	KELUAR	Baca Respon
AXI_S_RDATA[63:0]	KELUAR	Baca data
AXI_S_RLAST	KELUAR	Baca Terakhir – Sinyal ini menunjukkan transfer terakhir dalam rangkaian pembacaan.
AXI_S_RVALID	KELUAR	Baca alamat valid
AXI_S_AWID[3:0]	IN	Tulis ID Alamat
AXI_S_AWADDR[31:0]	IN	Tulis alamat
AXI_S_AWLEN[3:0]	IN	Panjang ledakan
AXI_S_AWSIZE[1:0]	IN	Ukuran ledakan
AXI_S_AWBURST[1:0]	IN	Jenis ledakan
AXI_S_AWLOCK[1:0]	IN	Tipe kunci – Sinyal ini memberikan informasi tambahan tentang karakteristik atom dari transfer.
AXI_S_AWVALID	IN	Tulis alamat yang valid
AXI_S_WID[3:0]	IN	Tulis ID Data tag
AXI_S_WDATA[63:0]	IN	Tulis data
AXI_S_WSTRB[7:0]	IN	Tulis strobo
AXI_S_WLAST	IN	Tulis terakhir
AXI_S_WVALID	IN	Tulis valid
AXI_S_ROTI	IN	Tulis sudah siap
AXI_S_ARID[3:0]	IN	Baca ID Alamat
AXI_S_ARADDR[31:0]	IN	Baca alamat
AXI_S_ARLEN[3:0]	IN	Panjang ledakan
AXI_S_ARSIZE[1:0]	IN	Ukuran ledakan
AXI_S_ARBURST[1:0]	IN	Jenis ledakan
AXI_S_ARLOCK[1:0]	IN	Jenis Kunci
AXI_S_ARVALID	IN	Baca alamat valid
AXI_S_RREADY	IN	Baca alamat siap
Nama Pelabuhan	Arah	Keterangan
AXI_S_CORE_RESET_N	IN	Penyetelan Ulang Global MDDR
AXI_S_RMW	IN	Menunjukkan apakah semua byte jalur 64-bit valid untuk semua ketukan transfer AXI. Menunjukkan bahwa semua byte dalam semua ketukan valid dalam burst dan pengontrol harus menulis perintah secara default. Menunjukkan bahwa beberapa byte tidak valid dan pengontrol harus menggunakan perintah RMW secara default. Ini digolongkan sebagai sinyal sideband saluran alamat tulis AXI dan valid dengan sinyal AWVALID. Hanya digunakan ketika ECC diaktifkan.

Antarmuka Bus AHB0 

Tabel 3-6 • Antarmuka Bus AHB0 

Nama Pelabuhan	Arah	Keterangan
AHB0_S_HREADYOUT	KELUAR	Budak AHBL siap – Ketika tinggi untuk menulis menunjukkan bahwa budak siap menerima data dan ketika tinggi untuk membaca menunjukkan bahwa data tersebut valid.
AHB0_S_HRESP	KELUAR	Status respons AHBL – Ketika didorong tinggi pada akhir transaksi menunjukkan bahwa transaksi telah selesai dengan kesalahan. Ketika didorong rendah pada akhir transaksi menunjukkan bahwa transaksi telah berhasil diselesaikan.
AHB0_S_HRDATA[31:0]	KELUAR	Data baca AHBL – Membaca data dari slave ke master
AHB0_S_HSEL	IN	Pemilihan budak AHBL – Jika ditegaskan, budak tersebut adalah budak AHBL yang saat ini dipilih pada bus AHB.
AHB0_S_HADDR[31:0]	IN	Alamat AHBL – alamat byte pada antarmuka AHBL
AHB0_S_HBURST[2:0]	IN	Panjang Ledakan AHBL
AHB0_S_HSIZE[1:0]	IN	Ukuran transfer AHBL – Menunjukkan ukuran transfer saat ini (hanya transaksi 8/16/32 byte)
AHB0_S_HTRANS[1:0]	IN	Jenis transfer AHBL – Menunjukkan jenis transfer transaksi saat ini.
AHB0_S_HMASTLOCK	IN	Kunci AHBL – Jika ditegaskan, transfer saat ini adalah bagian dari transaksi yang terkunci.
AHB0_S_HWRITE	IN	AHBL write – Bila tinggi menunjukkan bahwa transaksi saat ini adalah write. Ketika rendah menunjukkan bahwa transaksi saat ini sedang dibaca.
AHB0_S_HREADY	IN	AHBL siap – Jika tinggi, menunjukkan bahwa budak siap menerima transaksi baru.
AHB0_S_HWDATA[31:0]	IN	Data tulis AHBL – Menulis data dari master ke slave

Antarmuka Bus AHB1 

Tabel 3-7 • Antarmuka Bus AHB1

Nama Pelabuhan	Arah	Keterangan
AHB1_S_HREADYOUT	KELUAR	Budak AHBL siap – Ketika tinggi untuk menulis, menunjukkan bahwa budak siap menerima data, dan ketika tinggi untuk membaca, menunjukkan bahwa data tersebut valid.
AHB1_S_HRESP	KELUAR	Status respons AHBL – Ketika didorong tinggi pada akhir transaksi menunjukkan bahwa transaksi telah selesai dengan kesalahan. Ketika didorong rendah pada akhir transaksi, menunjukkan bahwa transaksi telah berhasil diselesaikan.
AHB1_S_HRDATA[31:0]	KELUAR	Data baca AHBL – Membaca data dari slave ke master
AHB1_S_HSEL	IN	Pemilihan budak AHBL – Jika ditegaskan, budak tersebut adalah budak AHBL yang saat ini dipilih pada bus AHB.
AHB1_S_HADDR[31:0]	IN	Alamat AHBL – alamat byte pada antarmuka AHBL
AHB1_S_HBURST[2:0]	IN	Panjang Ledakan AHBL
AHB1_S_HSIZE[1:0]	IN	Ukuran transfer AHBL – Menunjukkan ukuran transfer saat ini (hanya transaksi 8/16/32 byte).
AHB1_S_HTRANS[1:0]	IN	Jenis transfer AHBL – Menunjukkan jenis transfer transaksi saat ini.
AHB1_S_HMASTLOCK	IN	Kunci AHBL – Jika ditegaskan, transfer saat ini adalah bagian dari transaksi yang terkunci.
AHB1_S_HWRITE	IN	AHBL write – Bila tinggi, menunjukkan bahwa transaksi saat ini adalah write. Jika rendah, menunjukkan bahwa transaksi saat ini sedang dibaca.
AHB1_S_HREADY	IN	AHBL siap – Jika tinggi, menunjukkan bahwa budak siap menerima transaksi baru.
AHB1_S_HWDATA[31:0]	IN	Data tulis AHBL – Menulis data dari master ke slave

Dukungan Produk

Grup Produk SoC Microsemi mendukung produknya dengan berbagai layanan dukungan, termasuk Layanan Pelanggan, Pusat Dukungan Teknis Pelanggan, a websitus, surat elektronik, dan kantor penjualan di seluruh dunia. Apendiks ini berisi informasi tentang cara menghubungi Grup Produk SoC Microsemi dan menggunakan layanan dukungan ini.

Pelayanan pelanggan 

Hubungi Layanan Pelanggan untuk dukungan produk non-teknis, seperti harga produk, peningkatan produk, informasi pembaruan, status pesanan, dan otorisasi.
Dari Amerika Utara, hubungi 800.262.1060
Dari seluruh dunia, hubungi 650.318.4460
Faks, dari mana saja di dunia, 408.643.6913

Pusat Dukungan Teknis Pelanggan 

Grup Produk SoC Microsemi memiliki Pusat Dukungan Teknis Pelanggan dengan insinyur yang sangat terampil yang dapat membantu menjawab pertanyaan perangkat keras, perangkat lunak, dan desain Anda tentang Produk SoC Microsemi. Pusat Dukungan Teknis Pelanggan menghabiskan banyak waktu untuk membuat catatan aplikasi, jawaban atas pertanyaan siklus desain umum, dokumentasi masalah umum, dan berbagai FAQ. Jadi, sebelum Anda menghubungi kami, silakan kunjungi sumber daya online kami. Sangat mungkin kami telah menjawab pertanyaan Anda.

Dukungan Teknis 

Kunjungi Dukungan Pelanggan weblokasi (www.microsemi.com/soc/support/search/default.aspx) untuk informasi dan dukungan lebih lanjut. Banyak jawaban tersedia di pencarian web sumber termasuk diagram, ilustrasi, dan link ke sumber lain di weblokasi.

Weblokasi

Anda dapat menelusuri berbagai informasi teknis dan non-teknis di halaman beranda SoC, di www.microsemi.com/soc.

Menghubungi Pusat Dukungan Teknis Pelanggan 

Staf insinyur yang sangat terampil di Pusat Dukungan Teknis. Pusat Dukungan Teknis dapat dihubungi melalui email atau melalui Grup Produk SoC Microsemi weblokasi.

E-mail

Anda dapat mengomunikasikan pertanyaan teknis Anda ke alamat email kami dan menerima jawaban kembali melalui email, faks, atau telepon. Juga, jika Anda memiliki masalah desain, Anda dapat mengirim email desain Anda files untuk menerima bantuan. Kami terus memantau akun email sepanjang hari. Saat mengirimkan permintaan Anda kepada kami, pastikan untuk menyertakan nama lengkap, nama perusahaan, dan informasi kontak Anda untuk pemrosesan permintaan Anda secara efisien. Alamat email dukungan teknis adalah soc_tech@microsemi.com.

Kasus Saya 

Pelanggan Grup Produk Microsemi SoC dapat mengirimkan dan melacak kasus teknis secara online dengan membuka Kasus Saya

Di luar AS 

Pelanggan yang membutuhkan bantuan di luar zona waktu AS dapat menghubungi dukungan teknis melalui email (soc_tech@microsemi.com) atau hubungi kantor penjualan setempat. Daftar kantor penjualan dapat ditemukan di www.microsemi.com/soc/company/contact/default.aspx.

Dukungan Teknis ITAR

Untuk dukungan teknis pada RH dan RT FPGA yang diatur oleh International Traffic in Arms Regulations (ITAR), hubungi kami melalui soc_tech_itar@microsemi.com. Atau, dalam Kasus Saya, pilih Ya di daftar drop-down ITAR. Untuk daftar lengkap Microsemi FPGA yang diatur ITAR, kunjungi ITAR web halaman.

Microsemi Corporation (NASDAQ: MSCC) menawarkan portofolio lengkap solusi semikonduktor untuk: kedirgantaraan, pertahanan dan keamanan; perusahaan dan komunikasi; dan industri dan pasar energi alternatif. Produk termasuk perangkat analog dan RF berkinerja tinggi dan andal, sinyal campuran dan sirkuit terpadu RF, SoC yang dapat disesuaikan, FPGA, dan subsistem lengkap. Microsemi berkantor pusat di Aliso Viejo, California. Pelajari selengkapnya di www.microsemi.com.

© 2014 Perusahaan Mikrosemi. Seluruh hak cipta. Microsemi dan logo Microsemi adalah merek dagang dari Microsemi Corporation. Semua merek dagang dan merek layanan lainnya adalah milik dari pemiliknya masing-masing.

Kantor Pusat Perusahaan Microsemi
Satu Perusahaan, Aliso Viejo CA 92656 USA
Di AS: +1 Telepon: 949-380-6100
Penjualan: +1 Telepon: 949-380-6136
Fax: +1 Telepon: 949-215-4996

Dokumen / Sumber Daya

Konfigurasi Pengontrol DDR Fabric Microsemi SmartFusion2 FPGA [Bahasa Indonesia:] Panduan Pengguna Konfigurasi Pengontrol DDR Fabric FPGA SmartFusion2, SmartFusion2, Konfigurasi Pengontrol DDR Fabric FPGA, Konfigurasi Pengontrol

Referensi

• Panduan Pengguna