Microsemi SmartFusion2 FPGA Fabric DDR מדריך למשתמש תצורת בקר

Microsemi SmartFusion2 FPGA Fabric DDR מדריך למשתמש תצורת בקר

תוֹכֶן לְהַסתִיר

1 מָבוֹא

2 Configurator בקר DDR של זיכרון חיצוני בד

מָבוֹא

ל-SmartFusion2 FPGA שני בקרי DDR משובצים - האחד נגיש דרך ה-MSS (MDDR) והשני מיועד לגישה ישירה מ-FPGA Fabric (FDDR). ה-MDDR וה-FDDR שולטים שניהם בזכרונות DDR מחוץ לשבב.
כדי להגדיר באופן מלא את בקר ה-DDR של הבד, עליך:

השתמש בקונפיגורטור בקר DDR של זיכרון חיצוני בד כדי להגדיר את בקר ה-DDR, בחר את ממשק אוטובוס נתיב הנתונים שלו (AXI או AHBLite), ובחר את תדר השעון של ה-DDR וכן את תדר השעון של נתיב הנתונים של הבד.

הגדר את ערכי האוגר עבור אוגרי בקר ה-DDR כך שיתאימו למאפייני זיכרון ה-DDR החיצוניים שלך.
הפעל את ה-DDR של Fabric כחלק מיישום משתמש וצור חיבורי נתיב נתונים.

חבר את ממשק תצורת ה-APB של בקר ה-DDR כפי שהוגדר על ידי פתרון האתחול ההיקפי.

Configurator בקר DDR של זיכרון חיצוני בד

קופיגורטור הזיכרון החיצוני של ה-DDR (FDDR) משמש להגדרת נתיב הנתונים הכולל ופרמטרי זיכרון ה-DDR החיצוניים עבור בקר ה-DDR הבד.

איור 1-1 • FDDR Configurator Overview

הגדרות זיכרון

השתמש בהגדרות זיכרון כדי להגדיר את אפשרויות הזיכרון שלך ב-MDDR.

סוג זיכרון – LPDDR, DDR2 או DDR3

רוחב נתונים – 32 סיביות, 16 סיביות או 8 סיביות
תדר השעון – כל ערך (עשרוני/שבר) בטווח של 20 מגה-הרץ עד 333 מגה-הרץ

SECDED מופעל ECC – מופעל או כבוי
מיפוי כתובות – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

הגדרות ממשק בד

ממשק בד FPGA – זהו ממשק הנתונים בין ה-FDDR לעיצוב ה-FPGA. מכיוון שה-FDDR הוא בקר זיכרון, הוא מיועד להיות עבד באפיק AXI או AHB. המאסטר של האפיק יוזם עסקאות אפיק, אשר בתורן מתפרשות על ידי ה-FDDR כעסקאות זיכרון ומועברות לזיכרון DDR מחוץ לשבב. אפשרויות ממשק בד FDDR הן:

שימוש בממשק AXI-64 - מאסטר אחד ניגש ל-FDDR דרך ממשק 64-bit\AXI.
שימוש בממשק AHB-32 יחיד - מאסטר אחד ניגש ל-FDDR דרך ממשק AHB יחיד של 32 סיביות.

שימוש בשני ממשקי AHB-32 - שני מאסטרים ניגשים ל-FDDR באמצעות שני ממשקי AHB של 32 סיביות.

מחלק שעון FPGA – מציין את יחס התדר בין שעון בקר DDR (CLK_FDDR) לבין השעון השולט על ממשק הבד (CLK_FIC64). תדר CLK_FIC64 צריך להיות שווה לזה של תת-המערכת AHB/AXI שמחוברת לממשק האפיק FDDR AHB/AXI. למשלampאם יש לך זיכרון RAM DDR הפועל ב-200 מגה-הרץ ותת-מערכת Fabric/AXI שלך פועל ב-100 מגה-הרץ, עליך לבחור מחלק של 2 (איור 1-2).

איור 1-2 • הגדרות ממשק בד - הסכם חלוקת שעון AXI ו-FDDR

השתמש בבד PLL לִנְעוֹל – אם מקור CLK_BASE מ-CCC של בד, אתה יכול לחבר את פלט הבד CCC LOCK לכניסת FDDR FAB_PLL_LOCK. CLK_BASE אינו יציב עד שה-CCC של הבד ננעל. לכן, Microsemi ממליצה להחזיק את ה-FDDR באיפוס (כלומר, להגדיר את הקלט CORE_RESET_N) עד ש-CLK_BASE יהיה יציב. פלט ה-LOCK של Fabric CCC מציין ששעוני הפלט של Fabric CCC יציבים. על ידי סימון האפשרות השתמש ב-FAB_PLL_LOCK, תוכל לחשוף את יציאת הקלט FAB_PLL_LOCK של ה-FDDR. לאחר מכן תוכל לחבר את פלט LOCK של Fabric CCC לכניסת FAB_PLL_LOCK של FDDR.

חוזק כונן IO

בחר אחת מנקודות החוזק הבאות של הכונן עבור I/O DDR שלך:

חצי כוח כונן
חוזק כונן מלא

בהתאם לסוג זיכרון ה-DDR שלך ולחוזק הקלט/פלט שתבחר, Libero SoC מגדיר את תקן ה-DDR I/O עבור מערכת ה-FDDR שלך באופן הבא:

סוג זיכרון DDR	חצי כוח כונן	חוזק כונן מלא
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

אפשר פסיקות

ה-FDDR מסוגל להעלות פסיקות כאשר מתקיימים תנאים מוגדרים מראש. סמן את הפעל פסיקות בקונפיגורטור FDDR אם תרצה להשתמש בהפרעות אלה ביישום שלך.
זה חושף את אותות ההפרעה במופע FDDR. אתה יכול לחבר אותות פסיקה אלה לפי הצורך בתכנון שלך. האותות הבאים לפסיקה והתנאים המוקדמים שלהם זמינים:

FIC_INT – נוצר כאשר יש שגיאה בטרנזקציה בין המאסטר ל-FDDR

IO_CAL_INT – מאפשר לך לכייל מחדש קלט/פלט DDR על ידי כתיבה למאגרי בקר DDR דרך ממשק התצורה של APB. כאשר הכיול הושלם, ההפסקה הזו מורמת. לפרטים על כיול מחדש של קלט/פלט, עיין במדריך למשתמשים של Microsemi SmartFusion2.
PLL_LOCK_INT - מציין שה-FDDR FPLL ננעל
PLL_LOCKLOST_INT - מציין שה-FDDR FPLL איבד את הנעילה
FDDR_ECC_INT - מציין שזוהתה שגיאה בודדת או שתי סיביות

תדר שעון בד

חישוב תדר השעון המבוסס על תדר השעון הנוכחי שלך ומחלק השעון, המוצג ב-MHz.
תדר שעון בד (ב-MH) = תדר שעון / מחלק שעון

רוחב פס זיכרון

חישוב רוחב פס הזיכרון מבוסס על ערך תדר השעון הנוכחי שלך ב-Mbps.
רוחב פס זיכרון (ב-Mbps) = 2 * תדר שעון

רוחב פס כולל

חישוב רוחב הפס הכולל מבוסס על תדר השעון הנוכחי שלך, רוחב הנתונים ומחלק השעון, ב-Mbps.
רוחב פס כולל (ב-Mbps) = (2 * תדירות שעון * רוחב נתונים) / מחלק שעון

תצורת בקר FDDR

כאשר אתה משתמש בבקר DDR הבד כדי לגשת לזיכרון DDR חיצוני, יש להגדיר את בקר ה-DDR בזמן ריצה. זה נעשה על ידי כתיבת נתוני תצורה לאוגרי תצורת בקר DDR ייעודיים. נתוני תצורה אלה תלויים במאפיינים של זיכרון ה-DDR החיצוני והאפליקציה שלך. סעיף זה מתאר כיצד להזין את פרמטרי התצורה הללו בקונפיגורטור הבקר FDDR וכיצד מנוהלים נתוני התצורה כחלק מהפתרון הכולל של אתחול ההיקפי. עיין במדריך למשתמש של אתחול היקפי למידע מפורט על פתרון אתחול היקפי.

רישומי בקרת DDR מבד

לבקר DDR הבד יש קבוצה של אוגרים שיש להגדיר בזמן ריצה. ערכי התצורה של אוגרים אלה מייצגים פרמטרים שונים (למשלample, מצב DDR, רוחב PHY, מצב פרץ, ECC וכו'). לפרטים על אוגרי התצורה של בקר ה-DDR, עיין במדריך למשתמש של Microsemi SmartFusion2.

תצורת רישומי DDR בד

השתמש בכרטיסיות אתחול זיכרון (איור 2-1) ותזמון זיכרון (איור 2-2) כדי להזין פרמטרים המתאימים לזיכרון ה-DDR וליישום שלך. ערכים שתזין בכרטיסיות אלו מתורגמים אוטומטית לערכי הרישום המתאימים. כאשר אתה לוחץ על פרמטר מסוים, האוגר המתאים לו מתואר בחלון תיאור הרשמה (איור 1-1 בעמוד 4).

איור 2-1 • תצורת FDDR - כרטיסיית אתחול זיכרון

איור 2-2 • תצורת FDDR - כרטיסיית תזמון זיכרון

ייבוא תצורת DDR Files

בנוסף להזנת פרמטרי זיכרון DDR באמצעות הכרטיסיות אתחול זיכרון ותזמון, ניתן לייבא ערכי אוגר DDR מ- file. לשם כך, לחץ על כפתור ייבוא תצורה ונווט אל הטקסט file המכיל שמות וערכי אוגר DDR. איור 2-3 מציג את תחביר תצורת הייבוא.

איור 2-3 • תצורת רישום DDR File תַחבִּיר

פֶּתֶק: אם תבחר לייבא ערכי אוגר במקום להזין אותם באמצעות ה-GUI, עליך לציין את כל ערכי האוגר הדרושים. עיין במדריך למשתמש של SmartFusion2 לפרטים

ייצוא תצורת DDR Files

אתה יכול גם לייצא את נתוני תצורת הרישום הנוכחיים לטקסט file. זֶה file יכיל ערכי רישום שייבאת (אם בכלל) וכן את אלה שחושבו מפרמטרי GUI שהזנת בתיבת הדו-שיח הזו.
אם ברצונך לבטל שינויים שביצעת בתצורת הרישום של ה-DDR, תוכל לעשות זאת באמצעות Restore Default. פעולה זו מוחקת את כל נתוני תצורת הרישום ועליך לייבא מחדש או להזין מחדש את הנתונים הללו. הנתונים מאופסים לערכי איפוס החומרה.

נתונים שנוצרו

לחץ על אישור כדי ליצור את התצורה. בהתבסס על הקלט שלך בכרטיסיות כללי, תזמון זיכרון ואיתחול זיכרון, ה-FDDR Configurator מחשב ערכים עבור כל אוגרי תצורת ה-DDR ומייצא ערכים אלה לפרויקט הקושחה ולסימולציה שלך fileס. המיוצא file התחביר מוצג באיור 2-4.

איור 2-4 • תצורת רישום DDR מיוצאת File תַחבִּיר

קושחה

כאשר אתה יוצר את SmartDesign, הבא files נוצרים בספריית /firmware/ drivers_config/sys_config. אלה files נדרשים כדי שליבת הקושחה של CMSIS תקמפל כראוי ותכיל מידע לגבי העיצוב הנוכחי שלך, כולל נתוני תצורה היקפיים ופרטי תצורת שעון עבור ה-MSS. אל תערוך את אלה fileזה ידני, מכיוון שהם נוצרים מחדש בכל פעם שעיצוב השורש שלך מתחדש.

sys_config.c
sys_config.h

sys_config_mddr_define.h – נתוני תצורת MDDR.
sys_config_fddr_define.h – נתוני תצורת FDDR.
sys_config_mss_clocks.h - תצורת שעוני MSS

הַדמָיָה

כאשר אתה יוצר את ה-SmartDesign המשויך ל-MSS שלך, הסימולציה הבאה files נוצרות בספריית /simulation:

test.bfm – BFM ברמה העליונה file שמתבצעת לראשונה במהלך כל סימולציה שמפעילה את מעבד SmartFusion2 MSS Cortex-M3. הוא מפעיל את peripheral_init.bfm ו-user.bfm, בסדר הזה.

peripheral_init.bfm – מכיל את הליך BFM המדמה את הפונקציה CMSIS::SystemInit() המופעלת ב-Cortex-M3 לפני שאתה נכנס להליך main(). הוא מעתיק את נתוני התצורה של כל ציוד היקפי המשמש בתכנון למאגרי התצורה ההיקפיים הנכונים ולאחר מכן ממתין עד שכל הציוד ההיקפי יהיה מוכן לפני שהוא טוען שהמשתמש יכול להשתמש בציוד ההיקפי הזה.
FDDR_init.bfm – מכיל פקודות כתיבה של BFM המדמות כתיבה של נתוני אוגר תצורת ה-DDR של Fabric שהזנת (באמצעות תיבת הדו-שיח Edit Registers) לתוך אוגרי ה-DDR Controller.
user.bfm - מיועד לפקודות משתמש. אתה יכול לדמות את נתיב הנתונים על ידי הוספת פקודות BFM משלך בזה file. פקודות בזה file יבוצע לאחר השלמת peripheral_init.bfm.

שימוש ב- fileלעיל, נתיב התצורה מדומה באופן אוטומטי. אתה רק צריך לערוך את user.bfm file כדי לדמות את נתיב הנתונים. אין לערוך את ה-test.bfm, peripheral_init.bfm או MDDR_init.bfm fileכמו אלה files נוצרים מחדש בכל פעם שעיצוב השורש שלך מתחדש.

נתיב תצורת DDR בד

פתרון האתחול ההיקפי דורש שבנוסף לציון ערכי אוגר תצורת DDR של Fabric, תגדיר את נתיב נתוני תצורת APB ב-MSS (FIC_2). הפונקציה SystemInit() כותבת את הנתונים למאגרי התצורה של FDDR דרך ממשק FIC_2 APB.

פֶּתֶק: אם אתה משתמש ב-System Builder, נתיב התצורה מוגדר ומתחבר אוטומטית.

איור 2-5 • FIC_2 Configurator Overview

כדי להגדיר את ממשק FIC_2:

פתח את תיבת הדו-שיח FIC_2 Configurator (איור 2-5) מתצורת MSS.
בחר באפשרות אתחול ציוד היקפי באמצעות Cortex-M3.
ודא שה-MSS DDR מסומן, וכך גם בלוקים של Fabric DDR/SERDES אם אתה משתמש בהם.

לחץ על אישור כדי לשמור את ההגדרות שלך. זה חושף את יציאות התצורה של FIC_2 (ממשקי שעון, איפוס ו-APB), כפי שמוצג באיור 2-6.
צור את ה-MSS. יציאות FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK ו-FIC_2_APB_M_RESET_N) נחשפות כעת בממשק MSS וניתן לחבר אותם ל-CoreSF2Config ול-CoreSF2Reset לפי מפרט פתרון האתחול ההיקפי

איור 2-6 • יציאות FIC_2

תיאור הנמל

יציאות ליבה של FDDR

טבלה 3-1 • יציאות ליבה FDDR

שם הנמל	כיוון	תֵאוּר
CORE_RESET_N	IN	איפוס בקר FDDR
CLK_BASE	IN	שעון ממשק בד FDDR
FPLL_LOCK	הַחוּצָה	FDDR PLL נעילת פלט - גבוה כאשר FDDR PLL נעול
CLK_BASE_PLL_LOCK	IN	כניסת נעילת PLL מבד. קלט זה נחשף רק כאשר נבחרה האפשרות השתמש ב-FAB_PLL_LOCK.

הפסקת יציאות

קבוצת יציאות זו נחשפת כאשר אתה בוחר באפשרות Enable Interrupts.

טבלה 3-2 • יציאות פסיקה

שם הנמל	כיוון	תֵאוּר
PLL_LOCK_INT	הַחוּצָה	טוען כאשר FDDR PLL ננעל.
PLL_LOCKLOST_INT	הַחוּצָה	טוען כאשר נעילת FDDR PLL אובדת.
ECC_INT	הַחוּצָה	טוען כאשר מתרחש אירוע ECC.
IO_CALIB_INT	הַחוּצָה	טוען כאשר כיול I/O הושלם.
FIC_INT	הַחוּצָה	טוען כאשר יש שגיאה בפרוטוקול AHB/AXI בממשק Fabric.

ממשק תצורה של APB3

טבלה 3-3 • ממשק תצורת APB3

שם הנמל	כיוון	תֵאוּר
APB_S_PENABLE	IN	הפעלת עבדים
APB_S_PSEL	IN	בחר עבדים
APB_S_PWRITE	IN	כתוב הפעל
APB_S_PADDR[10:2]	IN	כְּתוֹבֶת
APB_S_PWDATA[15:0]	IN	כתוב נתונים
APB_S_PREADY	הַחוּצָה	עבד מוכן
APB_S_PSLVERR	הַחוּצָה	שגיאת עבדים
APB_S_PRDATA[15:0]	הַחוּצָה	קרא נתונים
APB_S_PRESET_N	IN	איפוס עבדים
APB_S_PCLK	IN	שָׁעוֹן

ממשק DDR PHY

טבלה 3-4 • ממשק DDR PHY

שם הנמל	כיוון	תֵאוּר
FDDR_CAS_N	הַחוּצָה	DRAM CASN
FDDR_CKE	הַחוּצָה	DRAM CKE
FDDR_CLK	הַחוּצָה	שעון, צד P
FDDR_CLK_N	הַחוּצָה	שעון, צד N
FDDR_CS_N	הַחוּצָה	DRAM CSN
FDDR_ODT	הַחוּצָה	DRAM ODT
FDDR_RAS_N	הַחוּצָה	דראם ראסן
FDDR_RESET_N	הַחוּצָה	איפוס DRAM עבור DDR3
FDDR_WE_N	הַחוּצָה	DRAM WEN
FDDR_ADDR[15:0]	הַחוּצָה	קטעי כתובת דראם
FDDR_BA[2:0]	הַחוּצָה	כתובת בנק דראם
FDDR_DM_RDQS[4:0]	בפנים בחוץ	Dram Data Mask
FDDR_DQS[4:0]	בפנים בחוץ	Dram Data Strobe קלט/פלט – P Side
FDDR_DQS_N[4:0]	בפנים בחוץ	Dram Data Strobe קלט/פלט - N Side
FDDR_DQ[35:0]	בפנים בחוץ	קלט/פלט נתונים של DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO באות
FDDR_FIFO_WE_OUT[2:0]	הַחוּצָה	אות יציאת FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	בפנים בחוץ	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	בפנים בחוץ	Dram Data Strobe קלט/פלט – P Side
FDDR_DQS_N ([3:0]/[1:0]/[0])	בפנים בחוץ	Dram Data Strobe קלט/פלט - N Side
FDDR_DQ ([31:0]/[15:0]/[7:0])	בפנים בחוץ	קלט/פלט נתונים של DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO באות
FDDR_DQS_TMATCH_0_OUT	הַחוּצָה	אות יציאת FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO באות (32 סיביות בלבד)
FDDR_DQS_TMATCH_1_OUT	הַחוּצָה	אות יציאת FIFO (32 סיביות בלבד)
FDDR_DM_RDQS_ECC	בפנים בחוץ	Dram ECC Data Mask
FDDR_DQS_ECC	בפנים בחוץ	Dram ECC Data Strobe Input/Output – P Side
FDDR_DQS_ECC_N	בפנים בחוץ	Dram ECC Data Strobe קלט/פלט – N Side
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	בפנים בחוץ	קלט/פלט נתונים של DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO באות
FDDR_DQS_TMATCH_ECC_OUT	הַחוּצָה	אות יציאה ECC FIFO (32 סיביות בלבד)

פֶּתֶק: רוחבי היציאה עבור חלק מהיציאות משתנים בהתאם לבחירת רוחב ה-PHY. הסימון "[a:0]/ [b:0]/[c:0]" משמש לציון יציאות כאלה, כאשר "[a:0]" מתייחס לרוחב היציאה כאשר נבחר רוחב PHY של 32 סיביות , "[b:0]" מתאים לרוחב PHY של 16 סיביות, ו-"[c:0]" מתאים לרוחב PHY של 8 סיביות.

ממשק אפיק AXI

טבלה 3-5 • ממשק אפיק AXI

שם הנמל	כיוון	תֵאוּר
AXI_S_AWREADY	הַחוּצָה	כתוב כתובת מוכנה
AXI_S_WREADY	הַחוּצָה	כתוב כתובת מוכנה
AXI_S_BID[3:0]	הַחוּצָה	מזהה תגובה
AXI_S_BRESP[1:0]	הַחוּצָה	כתוב תגובה
AXI_S_BVALID	הַחוּצָה	כתוב תגובה חוקית
AXI_S_ARREADY	הַחוּצָה	קרא כתובת מוכנה
AXI_S_RID[3:0]	הַחוּצָה	קרא תעודת זהות Tag
AXI_S_RRESP[1:0]	הַחוּצָה	קרא את התגובה
AXI_S_RDATA[63:0]	הַחוּצָה	קרא נתונים
AXI_S_RLAST	הַחוּצָה	קרא אחרון - אות זה מציין את ההעברה האחרונה בפרץ קריאה.
AXI_S_RVALID	הַחוּצָה	כתובת קריאה חוקית
AXI_S_AWID[3:0]	IN	כתוב מזהה כתובת
AXI_S_AWADDR[31:0]	IN	כתוב כתובת
AXI_S_AWLEN[3:0]	IN	אורך פרץ
AXI_S_AWSIZE[1:0]	IN	גודל פרץ
AXI_S_AWBURST[1:0]	IN	סוג פרץ
AXI_S_AWLOCK[1:0]	IN	סוג נעילה - אות זה מספק מידע נוסף על המאפיינים האטומיים של ההעברה.
AXI_S_AWVALID	IN	כתוב כתובת חוקית
AXI_S_WID[3:0]	IN	כתוב מזהה נתונים tag
AXI_S_WDATA[63:0]	IN	כתוב נתונים
AXI_S_WSTRB[7:0]	IN	כתוב strobes
AXI_S_WLAST	IN	כתוב אחרון
AXI_S_WVALID	IN	כתוב תקף
AXI_S_BREADY	IN	כתוב מוכן
AXI_S_ARID[3:0]	IN	קרא מזהה כתובת
AXI_S_ARADDR[31:0]	IN	קרא כתובת
AXI_S_ARLEN[3:0]	IN	אורך פרץ
AXI_S_ARSIZE[1:0]	IN	גודל פרץ
AXI_S_ARBURST[1:0]	IN	סוג פרץ
AXI_S_ARLOCK[1:0]	IN	סוג מנעול
AXI_S_ARVALID	IN	כתובת קריאה חוקית
AXI_S_RREADY	IN	קרא כתובת מוכנה
שם הנמל	כיוון	תֵאוּר
AXI_S_CORE_RESET_N	IN	איפוס גלובלי של MDDR
AXI_S_RMW	IN	מציין אם כל הבתים של נתיב 64 סיביות תקפים עבור כל פעימות העברה של AXI. מציין שכל הבתים בכל הפעימות תקפים ב-burst והבקר אמור לכתוב פקודות כברירת מחדל. מציין שחלק מהבתים אינם חוקיים והבקר צריך כברירת מחדל לפקודות RMW. זה מסווג כאות פס צדדי של ערוץ לכתובת AXI והוא תקף עם האות AWVALID. משמש רק כאשר ECC מופעל.

ממשק אפיק AHB0

טבלה 3-6 • ממשק אפיק AHB0

שם הנמל	כיוון	תֵאוּר
AHB0_S_HREADYOUT	הַחוּצָה	AHBL slave ready - כאשר גבוה עבור כתיבה מציין שהעבד מוכן לקבל נתונים וכאשר גבוה עבור קריאה מציין שהנתונים תקפים.
AHB0_S_HRESP	הַחוּצָה	סטטוס תגובת AHBL - כאשר נהיגה גבוהה בסוף עסקה מציין שהעסקה הושלמה עם שגיאות. כאשר נהיגה נמוכה בסוף עסקה מעידה על כך שהעסקה הושלמה בהצלחה.
AHB0_S_HRDATA[31:0]	הַחוּצָה	AHBL קריאת נתונים - קרא נתונים מהעבד למאסטר
AHB0_S_HSEL	IN	בחירת עבד AHBL - כשמוצהרת, העבד הוא העבד AHBL שנבחר כעת באפיק AHB.
AHB0_S_HADDR[31:0]	IN	כתובת AHBL – כתובת בתים בממשק AHBL
AHB0_S_HBURST[2:0]	IN	אורך פרץ AHBL
AHB0_S_HSIZE[1:0]	IN	גודל העברה AHBL - מציין את גודל ההעברה הנוכחית (עסקאות 8/16/32 בתים בלבד)
AHB0_S_HTRANS[1:0]	IN	סוג העברה AHBL - מציין את סוג ההעברה של העסקה הנוכחית.
AHB0_S_HMASTLOCK	IN	נעילת AHBL - כשההעברה הנוכחית היא חלק מעסקה נעולה.
AHB0_S_HWRITE	IN	AHBL write - כאשר גבוה מציין שהעסקה הנוכחית היא כתיבה. כאשר נמוך מציין שהעסקה הנוכחית היא קריאה.
AHB0_S_HREADY	IN	AHBL מוכן - כאשר גבוה, מציין שהעבד מוכן לקבל עסקה חדשה.
AHB0_S_HWDATA[31:0]	IN	AHBL כתיבת נתונים - כתוב נתונים מהמאסטר לעבד

ממשק אפיק AHB1

טבלה 3-7 • ממשק אפיק AHB1

שם הנמל	כיוון	תֵאוּר
AHB1_S_HREADYOUT	הַחוּצָה	AHBL slave ready - כאשר גבוה עבור כתיבה, מציין שהעבד מוכן לקבל נתונים, וכאשר גבוה עבור קריאה, מציין שהנתונים תקפים.
AHB1_S_HRESP	הַחוּצָה	סטטוס תגובת AHBL - כאשר נהיגה גבוהה בסוף עסקה מציין שהעסקה הושלמה עם שגיאות. כאשר הוא מונע בסיום עסקה, מציין שהעסקה הושלמה בהצלחה.
AHB1_S_HRDATA[31:0]	הַחוּצָה	AHBL קריאת נתונים - קרא נתונים מהעבד למאסטר
AHB1_S_HSEL	IN	בחירת עבד AHBL - כשמוצהרת, העבד הוא העבד AHBL שנבחר כעת באפיק AHB.
AHB1_S_HADDR[31:0]	IN	כתובת AHBL – כתובת בתים בממשק AHBL
AHB1_S_HBURST[2:0]	IN	אורך פרץ AHBL
AHB1_S_HSIZE[1:0]	IN	גודל העברה AHBL - מציין את גודל ההעברה הנוכחית (עסקאות 8/16/32 בתים בלבד).
AHB1_S_HTRANS[1:0]	IN	סוג העברה AHBL - מציין את סוג ההעברה של העסקה הנוכחית.
AHB1_S_HMASTLOCK	IN	נעילת AHBL - כשההעברה הנוכחית היא חלק מעסקה נעולה.
AHB1_S_HWRITE	IN	AHBL write - כאשר הוא גבוה, מציין שהעסקה הנוכחית היא כתיבה. כאשר נמוך, מציין שהעסקה הנוכחית היא קריאה.
AHB1_S_HREADY	IN	AHBL מוכן - כאשר גבוה, מציין שהעבד מוכן לקבל עסקה חדשה.
AHB1_S_HWDATA[31:0]	IN	AHBL כתיבת נתונים - כתוב נתונים מהמאסטר לעבד

תמיכת מוצר

Microsemi SoC Products Group מגבה את מוצריה בשירותי תמיכה שונים, כולל שירות לקוחות, מרכז תמיכה טכנית ללקוחות, webאתר, דואר אלקטרוני ומשרדי מכירות ברחבי העולם. נספח זה מכיל מידע אודות יצירת קשר עם Microsemi SoC Products Group ושימוש בשירותי תמיכה אלו.

שֵׁירוּת לָקוֹחוֹת

צור קשר עם שירות הלקוחות לתמיכה במוצר לא טכני, כגון תמחור מוצר, שדרוגי מוצר, עדכון מידע, סטטוס הזמנה והרשאה.
מצפון אמריקה, התקשר למספר 800.262.1060
משאר העולם, התקשר למספר 650.318.4460
פקס, מכל מקום בעולם, 408.643.6913

מרכז תמיכה טכנית ללקוחות

Microsemi SoC Products Group מאיישת את מרכז התמיכה הטכנית של הלקוחות שלה עם מהנדסים מיומנים שיכולים לעזור לענות על שאלות החומרה, התוכנה והעיצוב שלך לגבי מוצרי Microsemi SoC. מרכז התמיכה הטכנית של הלקוחות מקדיש זמן רב ליצירת הערות יישומים, תשובות לשאלות נפוצות במחזור העיצוב, תיעוד של בעיות ידועות ושאלות נפוצות שונות. אז לפני שתיצור איתנו קשר, אנא בקר במשאבים המקוונים שלנו. סביר מאוד שכבר ענינו על השאלות שלך.

תמיכה טכנית

בקר בתמיכת הלקוחות webאתר (www.microsemi.com/soc/support/search/default.aspx) למידע נוסף ותמיכה. תשובות רבות זמינות בחיפוש הניתן לחיפוש web המשאב כולל דיאגרמות, איורים וקישורים למשאבים אחרים ב- webאֲתַר.

Webאֲתַר

אתה יכול לעיין במגוון מידע טכני ולא טכני בדף הבית של SoC, בכתובת www.microsemi.com/soc.

יצירת קשר עם מרכז התמיכה הטכנית של הלקוחות

מהנדסים מיומנים מאוד מאיישים את מרכז התמיכה הטכנית. ניתן ליצור קשר עם מרכז התמיכה הטכנית בדוא"ל או דרך קבוצת מוצרי Microsemi SoC webאֲתַר.

אֶלֶקטרוֹנִי

אתה יכול להעביר את השאלות הטכניות שלך לכתובת הדוא"ל שלנו ולקבל תשובות בחזרה בדוא"ל, בפקס או בטלפון. כמו כן, אם יש לך בעיות עיצוב, אתה יכול לשלוח את העיצוב שלך בדוא"ל files לקבל סיוע. אנו עוקבים כל הזמן אחר חשבון האימייל לאורך כל היום. בעת שליחת בקשתך אלינו, הקפד לכלול את שמך המלא, שם החברה ופרטי הקשר שלך לעיבוד יעיל של בקשתך. כתובת הדוא"ל לתמיכה הטכנית היא soc_tech@microsemi.com.

המקרים שלי

לקוחות Microsemi SoC Products Group יכולים להגיש ולעקוב אחר מקרים טכניים באופן מקוון על ידי מעבר ל-My Case

מחוץ לארה"ב

לקוחות הזקוקים לסיוע מחוץ לאזור הזמן בארה"ב יכולים לפנות לתמיכה הטכנית באמצעות דואר אלקטרוני (soc_tech@microsemi.com) או פנה למשרד מכירות מקומי. ניתן למצוא את רישומי משרדי המכירות בכתובת www.microsemi.com/soc/company/contact/default.aspx.

תמיכה טכנית של ITAR

לתמיכה טכנית ב-RH ו-RT FPGAs המוסדרים על ידי תקנות התנועה הבינלאומית בנשק (ITAR), צור איתנו קשר באמצעות soc_tech_itar@microsemi.com. לחלופין, בתוך My Cases, בחר כן ברשימה הנפתחת ITAR. לרשימה מלאה של Microsemi FPGAs בפיקוח ITAR, בקר ב-ITAR web עַמוּד.

Microsemi Corporation (NASDAQ: MSCC) מציעה סל מקיף של פתרונות מוליכים למחצה עבור: תעופה וחלל, הגנה ואבטחה; ארגונים ותקשורת; ושוקי אנרגיה תעשייתיים וחלופיים. המוצרים כוללים ביצועים גבוהים, התקני RF אנלוגיים ו-RF בעלי ביצועים גבוהים, מעגלים משולבים של אותות ו-RF, SoCs הניתנים להתאמה אישית, FPGAs ותת-מערכות שלמות. מטה Microsemi נמצא ב-Aliso Viejo, קליפורניה. למידע נוסף בכתובת www.microsemi.com.

מטה התאגידים של Microsemi
One Enterprise, Aliso Viejo CA 92656 ארה"ב
בתוך ארה"ב: +1 949-380-6100
מכירות: +1 949-380-6136
פַקס: +1 949-215-4996

מסמכים / משאבים

תצורת בקר DDR מבד Microsemi SmartFusion2 FPGA [pdfמדריך למשתמש
SmartFusion2 FPGA Fabric DDR Configuration Controller, SmartFusion2, FPGA Fabric DDR Configuration Controller, Configuration Controller

הפניות

מדריך למשתמש