Microsemi IGLOO2 HPMS DDR 控制器配置
介绍
IGLOO2 HPMS 具有嵌入式 DDR 控制器 (HPMS DDR)。 该 DDR 控制器旨在控制片外 DDR 存储器。 可以从 HPMS（使用 HPDMA）以及 FPGA 架构访问 HPMS DDR 控制器。
当您使用 System Builder 构建包含 HPMS DDR 的系统模块时，System Builder 会根据您的输入和选择为您配置 HPMS DDR 控制器。
不需要用户单独配置 HPMS DDR。 有关详细信息，请参阅 IGLOO2 System Builder 用户指南。
系统构建器
系统构建器
在 em Builder 中自动配置 HPMS DDR。
- 在 System Builder 的 Device Features 选项卡中，选中 HPMS External DDR Memory (HPMS DDR)。
- 在内存选项卡中，选择 DDR 内存类型：
- DDR2
- DDR3
- 低功率DDR
- 选择 DDR 内存的宽度：8、16 或 32
- 如果您想为 DDR 使用 ECC，请选中 ECC。
- 输入 DDR 内存设置时间。 这是 DDR 内存需要初始化的时间。
- 单击 Import Register Configuration 以从现有文本导入 FDDR 的寄存器值 file 包含寄存器值。 寄存器配置见表 1 file 句法。
Libero 自动将此配置数据存储在 eNVM 中。 FPGA 复位后，此配置数据将自动复制到 HPMS DDR 中。
图 1 • System Builder 和 HPMS DDR
表 1 • 寄存器配置 File 句法
- ddrc_dyn_soft_reset_CR 0x00;
- ddrc_dyn_refresh_1_CR 0x27DE ；
- ddrc_dyn_refresh_2_CR 0x30F ；
- ddrc_dyn_powerdown_CR 0x02;
- ddrc_dyn_debug_CR 0x00;
- ddrc_ecc_data_mask_CR 0x0000;
- ddrc_addr_map_col_1_CR 0x3333;
HPMS DDR 控制器配置
当您使用 HPMS DDR 控制器访问外部 DDR 内存时，必须在运行时初始化 DDR 控制器。 这是通过将配置数据写入专用 DDR 控制器配置寄存器来完成的。 在 IGLOO2 中，eNVM 存储寄存器配置数据，在 FPGA 复位后，配置数据从 eNVM 复制到 HPMS DDR 的专用寄存器进行初始化。
HPMS DDR 控制寄存器
HPMS DDR 控制器有一组需要在运行时配置的寄存器。 这些寄存器的配置值代表不同的参数，例如 DDR 模式、PHY 宽度、突发模式和 ECC。 有关 DDR 控制器配置寄存器的完整详细信息，请参阅 Microsemi IGLOO2 用户指南
HPMS MDDR 寄存器配置
要指定 DDR 寄存器值：
- 使用 Libero SoC 之外的文本编辑器，准备一个文本 file 包含寄存器名称和值，如图 1-1 所示。
- 在 System Builder 的 Memory 选项卡中，单击 Import Register Configuration。
- 导航到注册配置文本的位置 file 您已在步骤 1 中准备好并选择 file 進行。
图 1-1 • 寄存器配置数据——文本格式
HPMS DDR 初始化
您为 HPMS DDR 导入的寄存器配置数据将加载到 eNVM 中，并在 FPGA 复位时复制到 HPMS DDR 配置寄存器。 在运行时初始化 HPMS DDR 不需要用户操作。 这种自动初始化也在仿真中建模。
端口描述
DDR PHY 接口
这些端口暴露在系统生成器生成的块的顶层。 有关详细信息，请参阅 IGLOO2 System Builder 用户指南。 将这些端口连接到您的 DDR 内存。
表 2-1 • DDR PHY 接口
| 端口名称 | 方向 | 描述 |
| MDDR_CAS_N | 出去 | 动态随机存取存储器 |
| MDDR_CKE | 出去 | 内存CKE |
| MDDR_时钟 | 出去 | 时钟，P侧 |
| MDDR_CLK_N | 出去 | 时钟，N 侧 |
| MDDR_CS_N | 出去 | 动态随机存取存储器 |
| MDDR_ODT | 出去 | 动态随机存取存储器 |
| MDDR_RAS_N | 出去 | 动态随机存取存储器 |
| MDDR_RESET_N | 出去 | DDR3 的 DRAM 重置 |
| MDDR_WE_N | 出去 | 文德拉姆 |
| MDDR_ADDR[15:0] | 出去 | 内存地址位 |
| MDDR_BA[2:0] | 出去 | Dram 银行地址 |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | 进出 | 数据掩码 |
| MDDR_DQS ([3:0]/[1:0]/[0]) | 进出 | Dram 数据选通输入/输出 – P 侧 |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | 进出 | Dram 数据选通输入/输出 – N 侧 |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | 进出 | DRAM 数据输入/输出 |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO 输入信号 |
| MDDR_DQS_TMATCH_0_OUT | 出去 | FIFO输出信号 |
| MDDR_DQS_TMATCH_1_IN | IN | 信号中的 FIFO（仅限 32 位） |
| MDDR_DQS_TMATCH_1_OUT | 出去 | FIFO 输出信号（仅限 32 位） |
| MDDR_DM_RDQS_ECC | 进出 | DRAM ECC 数据掩码 |
| MDDR_DQS_ECC | 进出 | Dram ECC 数据选通输入/输出 – P 侧 |
| MDDR_DQS_ECC_N | 进出 | Dram ECC 数据选通输入/输出 – N 侧 |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | 进出 | DRAM ECC 数据输入/输出 |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO 输入信号 |
| MDDR_DQS_TMATCH_ECC_OUT | 出去 | ECC FIFO 输出信号（仅限 32 位） |
某些端口的端口宽度会根据 PHY 宽度的选择而改变。 符号“[a:0]/[b:0]/[c:0]”用于表示此类端口，其中“[a:0]”指的是选择 32 位 PHY 宽度时的端口宽度，“[b:0]”对应16位PHY宽度，“[c:0]”对应8位PHY宽度。
产品支持
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文件/资源
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Microsemi IGLOO2 HPMS DDR 控制器配置 [pdf] 用户指南 IGLOO2 HPMS DDR 控制器配置，IGLOO2，HPMS DDR 控制器配置，DDR 控制器配置，配置 |
