Microsemi SmartFusion2 MSS DDR 控制器配置用户指南

SmartFusion2 MSS
DDR 控制器配置
Libero SoC v11.6 及更高版本

内容隐藏

介绍

SmartFusion2 MSS 有一个嵌入式 DDR 控制器。该 DDR 控制器旨在控制片外 DDR 存储器。 MDDR 控制器可以从 MSS 以及 FPGA 架构访问。此外，还可以绕过 DDR 控制器，为 FPGA 结构提供额外的接口（软控制器模式 (SMC)）。
要完全配置 MSS DDR 控制器，您必须：

使用 MDDR 配置器选择数据路径。

设置 DDR 控制器寄存器的寄存器值。
使用 MSS CCC 配置器选择 DDR 内存时钟频率和 FPGA 架构与 MDDR 时钟比率（如果需要）。

按照外设初始化解决方案的定义连接控制器的 APB 配置接口。对于 System Builder 构建的 MDDR 初始化电路，请参考第 13 页的“MSS DDR 配置路径”和图 2-7。
您还可以使用独立的（不是通过系统构建器）外设初始化来构建您自己的初始化电路。请参阅 SmartFusion2 独立外设初始化用户指南。

MDDR 配置器

MDDR 配置器用于为 MSS DDR 控制器配置整体数据路径和外部 DDR 内存参数。

General 选项卡设置内存和结构接口设置（图 1-1）。
内存设置
输入 DDR 内存稳定时间。这是 DDR 内存需要初始化的时间。默认值为 200 微秒。请参阅您的 DDR 内存数据表，了解要输入的正确值。
使用内存设置在 MDDR 中配置内存选项。

内存类型 – LPDDR、DDR2 或 DDR3
数据宽度 – 32 位、16 位或 8 位

SECDED 启用 ECC – 开或关
仲裁方案 – Type-0, Type-1, Type-2,Type-3

最高优先级 ID – 有效值为 0 到 15
地址宽度（位）——有关您使用的 LPDDR/DDR2/DDR3 内存的行、组和列地址位数，请参阅您的 DDR 内存数据表。选择下拉菜单以根据 LPDDR/DDR2/DDR3 内存的数据表为行/组/列选择正确的值。

笔记： 下拉列表中的数字是指地址位的数量，而不是行/组/列的绝对数量。对于前amp例如，如果您的 DDR 内存有 4 个 bank，请为 bank 选择 2 (2 ²=4)。如果您的 DDR 内存有 8 个 bank，请为 bank 选择 3 (2³ =8)。

结构接口设置
默认情况下，硬核 Cortex-M3 处理器设置为访问 DDR 控制器。您还可以通过启用 Fabric Interface Setting 复选框来允许结构主机访问 DDR 控制器。在这种情况下，您可以选择以下选项之一：

使用 AXI 接口——架构主控通过 64 位 AXI 接口访问 DDR 控制器。
使用单个 AHBLite 接口——架构主控通过单个 32 位 AHB 接口访问 DDR 控制器。

使用两个 AHBLite 接口——两个结构主机使用两个 32 位 AHB 接口访问 DDR 控制器。
配置 view （图 1-1）根据您的结构接口选择进行更新。

I/O 驱动强度（仅限 DDR2 和 DDR3）
为您的 DDR I/O 选择以下驱动强度之一：

半驱动强度
全驱动强度

Libero SoC 根据您的 DDR 内存类型和 I/O 驱动强度为您的 MDDR 系统设置 DDR I/O 标准（如表 1-1 所示）。
表 1-1 • I/O 驱动强度和 DDR 内存类型

DDR内存类型	半力驱动	全强度驱动
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
低功率DDR	LPDRI	LPDRII

IO 标准（仅限 LPDDR）
选择下列选项之一：

LVCMOS18（最低功耗）为LVCMOS 1.8V IO标准。用于典型的 LPDDR1 应用。
LPDDRI 注意：在选择该标准之前，请确保您的电路板支持该标准。当以 M2S-EVAL-KIT 或 SF2-STARTER-KIT 板为目标时，您必须使用此选项。 LPDDRI IO 标准要求在板上安装一个 IMP_CALIB 电阻。

IO 校准（仅限 LPDDR）
使用 LVCMOS18 IO 标准时选择以下选项之一：

关（典型）

Calibration ON 和 OFF 可选择控制 IO 校准块的使用，该块将 IO 驱动器校准到外部电阻器。关闭时，设备使用预设的 IO 驱动程序调整。
开启时，需要在 PCB 上安装一个 150 欧姆的 IMP_CALIB 电阻。
这用于将 IO 校准为 PCB 特性。但是，当设置为ON时，需要安装一个电阻，否则内存控制器将不会初始化。
有关更多信息，请参阅 AC393-SmartFusion2 和 IGLOO2 电路板设计指南应用
笔记和 SmartFusion2 SoC FPGA 高速 DDR 接口用户指南。

MDDR 控制器配置

当您使用 MSS DDR 控制器访问外部 DDR 存储器时，必须在运行时配置 DDR 控制器。这是通过将配置数据写入专用 DDR 控制器配置寄存器来完成的。此配置数据取决于外部 DDR 存储器和您的应用程序的特性。本节介绍如何在 MSS DDR 控制器配置器中输入这些配置参数，以及如何将配置数据作为整体外设初始化解决方案的一部分进行管理。

MSS DDR 控制寄存器
MSS DDR 控制器有一组需要在运行时配置的寄存器。这些寄存器的配置值代表不同的参数，例如 DDR 模式、PHY 宽度、突发模式和 ECC。有关 DDR 控制器配置寄存器的完整详细信息，请参阅 SmartFusion2 SoC FPGA 高速 DDR 接口用户指南。
MDDR 寄存器配置
使用 Memory Initialization（图 2-1、图 2-2 和图 2-3）和 Memory Timing（图 2-4）选项卡输入与您的 DDR 内存和应用相对应的参数。您在这些选项卡中输入的值会自动转换为适当的寄存器值。当您单击特定参数时，其对应的寄存器将在 Register Description 窗格中进行描述（第 1 页图 1-4 中的下部）。
内存初始化
Memory Initialization 选项卡允许您配置 LPDDR/DDR2/DDR3 内存的初始化方式。内存初始化选项卡中可用的菜单和选项因您使用的 DDR 内存 (LPDDR/DDR2/DDR3) 类型而异。配置选项时请参阅 DDR 内存数据表。当您更改或输入一个值时，Register Description 窗格会为您提供更新的寄存器名称和寄存器值。无效值被标记为警告。图 2-1、图 2-2 和图 2-3 分别显示了 LPDDR、DDR2 和 DDR3 的初始化选项卡。

计时模式——选择 1T 或 2T 计时模式。在 1T（默认模式）下，DDR 控制器可以在每个时钟周期发出一条新命令。在 2T 时序模式下，DDR 控制器保持地址和命令总线在两个时钟周期内有效。这将总线效率降低为每两个时钟一个命令，但它使设置和保持时间加倍。
部分阵列自刷新（仅限 LPDDR）。此功能用于 LPDDR 的节能。
为控制器选择以下其中一项以在自刷新期间刷新内存量：
– 全阵列：Bank 0、1,2、3 和 XNUMX
– 半阵列：Bank 0 和 1
– 四分之一数组：Bank 0
– 八分之一数组：行地址 MSB=0 的 Bank 0
– 十六分之一数组：行地址 MSB 和 MSB-0 都等于 1 的 Bank 0。
对于所有其他选项，请在配置选项时参阅 DDR 内存数据表。

内存时序
此选项卡允许您配置 Memory Timing 参数。配置内存时序参数时，请参阅 LPDDR/DDR2/DDR3 内存的数据表。
当您更改或输入一个值时，Register Description 窗格会为您提供更新的寄存器名称和寄存器值。无效值被标记为警告。

导入 DDR 配置 Files
除了使用 Memory Initialization 和 Timing 选项卡输入 DDR Memory 参数外，您还可以从 file. 为此，请单击“导入配置”按钮并导航到文本 file 包含 DDR 寄存器名称和值。图 2-5 显示了导入配置语法。

笔记： 如果您选择导入寄存器值而不是使用 GUI 输入它们，则必须指定所有必要的寄存器值。有关详细信息，请参阅 SmartFusion2 SoC FPGA 高速 DDR 接口用户指南。

导出 DDR 配置 Files
也可以将当前寄存器配置数据导出为文本 file。这 file 将包含您导入的寄存器值（如果有）以及根据您在此对话框中输入的 GUI 参数计算的值。
如果要撤消对 DDR 寄存器配置所做的更改，可以使用 Restore Default 来完成。请注意，这会删除所有寄存器配置数据，您必须重新导入或重新输入此数据。数据被重置为硬件重置值。
生成的数据
单击“确定”以生成配置。根据您在 General、Memory Timing 和 Memory Initialization 选项卡中的输入，MDDR 配置器计算所有 DDR 配置寄存器的值并将这些值导出到您的固件项目和仿真中 file秒。出口的 file 语法如图 2-6 所示。

固件

当您生成 SmartDesign 时，以下内容 files 产生于/firmware/drivers_config/sys_config 目录。这些 fileCMSIS 固件内核需要 s 才能正确编译并包含有关您当前设计的信息，包括 MSS 的外设配置数据和时钟配置信息。不要编辑这些 files 手动，因为每次重新生成根设计时都会重新创建它们。

系统配置文件
系统配置.h

sys_config_mddr_define.h – MDDR 配置数据。
Sys_config_fddr_define.h——FDDR 配置数据。
sys_config_mss_clocks.h – MSS 时钟配置

模拟
当您生成与您的 MSS 关联的 SmartDesign 时，以下模拟 files 产生于/仿真目录：

test.bfm – 顶级 BFM file 这是在任何运行 SmartFusion2 MSS 的 Cortex-M3 处理器的模拟期间首先“执行”的。它按顺序执行 peripheral_init.bfm 和 user.bfm。
peripheral_init.bfm – 包含 BFM 过程，该过程模拟在您进入 main() 过程之前在 Cortex-M3 上运行的 CMSIS::SystemInit() 函数。它实质上是将设计中使用的任何外设的配置数据复制到正确的外设配置寄存器，然后等待所有外设准备就绪，然后断言用户可以使用这些外设。

MDDR_init.bfm – 包含 BFM 写入命令，模拟将您输入（使用上面的编辑寄存器对话框）的 MSS DDR 配置寄存器数据写入 DDR 控制器寄存器。
user.bfm——用于用户命令。您可以通过在此添加自己的 BFM 命令来模拟数据路径 file. 在此命令 file 将在 peripheral_init.bfm 完成后“执行”。

使用 files 以上，配置路径是自动模拟的。你只需要编辑 user.bfm file 模拟数据路径。不要编辑 test.bfm、peripheral_init.bfm 或 MDDR_init.bfm file就像这些 file每次重新生成根设计时都会重新创建 s。

MSS DDR 配置路径
外设初始化解决方案要求，除了指定 MSS DDR 配置寄存器值之外，您还需要在 MSS (FIC_2) 中配置 APB 配置数据路径。 SystemInit() 函数通过 FIC_2 APB 接口将数据写入 MDDR 配置寄存器。
笔记： 如果您使用的是 System Builder，则会自动设置和连接配置路径。

配置 FIC_2 接口：

从 MSS 配置器打开 FIC_2 配置器对话框（图 2-7）。
选择 Initialize peripherals using Cortex-M3 选项。
确保选中 MSS DDR，如果正在使用 Fabric DDR/SERDES 块，也选中它们。

单击确定以保存您的设置。这将公开 FIC_2 配置端口（时钟、复位和 APB 总线接口），如图 2-8 所示。
生成 MSS。 FIC_2 端口（FIC_2_APB_MASTER、FIC_2_APB_M_PCLK 和 FIC_2_APB_M_RESET_N）现在在 MSS 接口处公开，并且可以根据外设初始化解决方案规范连接到 CoreConfigP 和 CoreResetP。

有关配置和连接 CoreConfigP 和 CoreResetP 内核的完整详细信息，请参阅外设初始化用户指南。

端口描述

DDR PHY 接口
表 3-1 • DDR PHY 接口

端口名称	方向	描述
MDDR_CAS_N	出去	动态随机存取存储器
MDDR_CKE	出去	内存CKE
MDDR_时钟	出去	时钟，P侧
MDDR_CLK_N	出去	时钟，N 侧
MDDR_CS_N	出去	动态随机存取存储器
MDDR_ODT	出去	动态随机存取存储器
MDDR_RAS_N	出去	动态随机存取存储器
MDDR_RESET_N	出去	DDR3 的 DRAM 重置。对于 LPDDR 和 DDR2 接口忽略此信号。将其标记为未用于 LPDDR 和 DDR2 接口。
MDDR_WE_N	出去	文德拉姆
MDDR_ADDR[15:0]	出去	内存地址位
MDDR_BA[2:0]	出去	Dram 银行地址
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	进出	数据掩码
MDDR_DQS ([3:0]/[1:0]/[0])	进出	Dram 数据选通输入/输出 – P 侧
MDDR_DQS_N ([3:0]/[1:0]/[0])	进出	Dram 数据选通输入/输出 – N 侧
MDDR_DQ ([31:0]/[15:0]/[7:0])	进出	DRAM 数据输入/输出
MDDR_DQS_TMATCH_0_IN	IN	FIFO 输入信号
MDDR_DQS_TMATCH_0_OUT	出去	FIFO输出信号
MDDR_DQS_TMATCH_1_IN	IN	信号中的 FIFO（仅限 32 位）
MDDR_DQS_TMATCH_1_OUT	出去	FIFO 输出信号（仅限 32 位）
MDDR_DM_RDQS_ECC	进出	DRAM ECC 数据掩码
MDDR_DQS_ECC	进出	Dram ECC 数据选通输入/输出 – P 侧
MDDR_DQS_ECC_N	进出	Dram ECC 数据选通输入/输出 – N 侧
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	进出	DRAM ECC 数据输入/输出
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO 输入信号
MDDR_DQS_TMATCH_ECC_OUT	出去	ECC FIFO 输出信号（仅限 32 位）

笔记： 某些端口的端口宽度会根据 PHY 宽度的选择而改变。符号“[a:0]/[b:0]/[c:0]”用于表示此类端口，其中“[a:0]”指的是选择 32 位 PHY 宽度时的端口宽度，“[b:0]”对应16位PHY宽度，“[c:0]”对应8位PHY宽度。

Fabric Master AXI 总线接口
表 3-2 • Fabric Master AXI 总线接口

端口名称	方向	描述
DDR_AXI_S_AWREADY	出去	写地址就绪
DDR_AXI_S_WREADY	出去	写地址就绪
DDR_AXI_S_BID[3:0]	出去	响应编号
DDR_AXI_S_BRESP[1:0]	出去	写回复
DDR_AXI_S_BVALID	出去	写入响应有效
DDR_AXI_S_ARREADY	出去	读地址准备好
DDR_AXI_S_RID[3:0]	出去	读ID Tag
DDR_AXI_S_RRESP[1:0]	出去	读取响应
DDR_AXI_S_RDATA[63:0]	出去	读取数据
DDR_AXI_S_RLAST	出去	Read Last 该信号表示读取突发中的最后一次传输
DDR_AXI_S_RVALID	出去	读地址有效
DDR_AXI_S_AWID[3:0]	IN	写入地址 ID
DDR_AXI_S_AWADDR[31:0]	IN	写入地址
DDR_AXI_S_AWLEN[3:0]	IN	突发长度
DDR_AXI_S_AWSIZE[1:0]	IN	突发尺寸
DDR_AXI_S_AWBURST[1:0]	IN	连发型
DDR_AXI_S_AWLOCK[1:0]	IN	锁定类型此信号提供有关传输的原子特性的附加信息
DDR_AXI_S_AWVALID	IN	写地址有效
DDR_AXI_S_WID[3:0]	IN	写入数据 ID tag
DDR_AXI_S_WDATA[63:0]	IN	写入数据
DDR_AXI_S_WSTRB[7:0]	IN	写选通
DDR_AXI_S_WLAST	IN	最后写
DDR_AXI_S_WVALID	IN	写入有效
DDR_AXI_S_BREADY	IN	写就绪
DDR_AXI_S_ARID[3:0]	IN	读取地址 ID
DDR_AXI_S_ARADDR[31:0]	IN	读取地址
DDR_AXI_S_ARLEN[3:0]	IN	突发长度
DDR_AXI_S_ARSIZE[1:0]	IN	突发尺寸
DDR_AXI_S_ARBURST[1:0]	IN	连发型
DDR_AXI_S_ARLOCK[1:0]	IN	锁类型
DDR_AXI_S_ARVALID	IN	读地址有效
DDR_AXI_S_RREADY	IN	读地址准备好

表 3-2 • Fabric Master AXI 总线接口（续）

端口名称	方向	描述
DDR_AXI_S_CORE_RESET_N	IN	MDDR 全局重置
DDR_AXI_S_RMW	IN	指示 64 位通道的所有字节是否对 AXI 传输的所有节拍有效。 0：表示所有节拍中的所有字节在突发中都有效，控制器应默认写入命令 1：表示某些字节无效，控制器应默认为 RMW 命令这被归类为 AXI 写地址通道边带信号，并且与 AWVALID 信号一起有效。仅在启用 ECC 时使用。

Fabric Master AHB0 总线接口
表 3-3 • Fabric Master AHB0 总线接口

端口名称	方向	描述
DDR_AHB0_SHREADYOUT	出去	AHBL slave ready——当写入为高电平时表示 MDDR 已准备好接受数据，当读取为高电平时表示数据有效
DDR_AHB0_SHRESP	出去	AHBL 响应状态——当在事务结束时驱动为高时表示事务已完成但有错误。在交易结束时拉低表示交易已成功完成。
DDR_AHB0_SHRDATA[31:0]	出去	AHBL 读取数据——从 MDDR slave 读取数据到 fabric master
DDR_AHB0_SHSEL	IN	AHBL 从机选择——置位时，MDDR 是结构 AHB 总线上当前选择的 AHBL 从机
DDR_AHB0_SHADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字节地址
DDR_AHB0_SHBURST[2:0]	IN	AHBL 突发长度
DDR_AHB0_SHSIZE[1:0]	IN	AHBL 传输大小——指示当前传输的大小（仅限 8/16/32 字节事务）
DDR_AHB0_SHTRANS[1:0]	IN	AHBL转账类型——表示当前交易的转账类型
DDR_AHB0_SHMASTLOCK	IN	AHBL 锁——当断言当前传输是锁定事务的一部分时
DDR_AHB0_SHWRITE	IN	AHBL 写——当高表示当前事务是一个写。低时表示当前事务是读
DDR_AHB0_S_HREADY	IN	AHBL 就绪——高电平时，表示 MDDR 已准备好接受新事务
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL 写入数据——将数据从 fabric master 写入 MDDR

Fabric Master AHB1 总线接口
表 3-4 • Fabric Master AHB1 总线接口

端口名称	方向	描述
DDR_AHB1_SHREADYOUT	出去	AHBL slave ready——当写入为高电平时表示 MDDR 已准备好接受数据，当读取为高电平时表示数据有效
DDR_AHB1_SHRESP	出去	AHBL 响应状态——当在事务结束时驱动为高时表示事务已完成但有错误。在交易结束时拉低表示交易已成功完成。
DDR_AHB1_SHRDATA[31:0]	出去	AHBL 读取数据——从 MDDR slave 读取数据到 fabric master
DDR_AHB1_SHSEL	IN	AHBL 从机选择——置位时，MDDR 是结构 AHB 总线上当前选择的 AHBL 从机
DDR_AHB1_SHADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字节地址
DDR_AHB1_SHBURST[2:0]	IN	AHBL 突发长度
DDR_AHB1_SHSIZE[1:0]	IN	AHBL 传输大小——指示当前传输的大小（仅限 8/16/32 字节事务）
DDR_AHB1_SHTRANS[1:0]	IN	AHBL转账类型——表示当前交易的转账类型
DDR_AHB1_SHMASTLOCK	IN	AHBL 锁——当断言当前传输是锁定事务的一部分时
DDR_AHB1_SHWRITE	IN	AHBL 写——当高表示当前事务是一个写。当低表示当前事务是一个读取。
DDR_AHB1_SHREADY	IN	AHBL 就绪——高电平时，表示 MDDR 已准备好接受新事务
DDR_AHB1_SHWDATA[31:0]	IN	AHBL 写入数据——将数据从 fabric master 写入 MDDR

软内存控制器模式 AXI 总线接口
表 3-5 • 软存储器控制器模式 AXI 总线接口

端口名称	方向	描述
SMC_AXI_M_WLAST	出去	最后写
SMC_AXI_M_WVALID	出去	写入有效
SMC_AXI_M_AWLEN[3:0]	出去	突发长度
SMC_AXI_M_AWBURST[1:0]	出去	连发型
SMC_AXI_M_BREADY	出去	响应准备就绪
SMC_AXI_M_AWVALID	出去	写地址有效
SMC_AXI_M_AWID[3:0]	出去	写入地址 ID
SMC_AXI_M_WDATA[63:0]	出去	写入数据
SMC_AXI_M_ARVALID	出去	读地址有效
SMC_AXI_M_WID[3:0]	出去	写入数据 ID tag
SMC_AXI_M_WSTRB[7:0]	出去	写选通
SMC_AXI_M_ARID[3:0]	出去	读取地址 ID
SMC_AXI_M_ARADDR[31:0]	出去	读取地址
SMC_AXI_M_ARLEN[3:0]	出去	突发长度
SMC_AXI_M_ARSIZE[1:0]	出去	突发尺寸
SMC_AXI_M_ARBURST[1:0]	出去	连发型
SMC_AXI_M_AWADDR[31:0]	出去	写地址
SMC_AXI_M_RREADY	出去	读地址准备好
SMC_AXI_M_AWSSIZE[1:0]	出去	突发尺寸
SMC_AXI_M_AWLOCK[1:0]	出去	锁定类型此信号提供有关传输的原子特性的附加信息
SMC_AXI_M_ARLOCK[1:0]	出去	锁类型
SMC_AXI_M_BID[3:0]	IN	响应编号
SMC_AXI_M_RID[3:0]	IN	读ID Tag
SMC_AXI_M_RRESP[1:0]	IN	读取响应
SMC_AXI_M_BRESP[1:0]	IN	写回复
SMC_AXI_M_AWREADY	IN	写地址就绪
SMC_AXI_M_RDATA[63:0]	IN	读取数据
SMC_AXI_M_WREADY	IN	写就绪
SMC_AXI_M_BVALID	IN	写入响应有效
SMC_AXI_M_ARREADY	IN	读地址准备好
SMC_AXI_M_RLAST	IN	Read Last 该信号表示读取突发中的最后一次传输
SMC_AXI_M_RVALID	IN	读取有效

软内存控制器模式 AHB0 总线接口
表 3-6 • 软内存控制器模式 AHB0 总线接口

端口名称	方向	描述
SMC_AHB_M_HBURST[1:0]	出去	AHBL 突发长度
SMC_AHB_M_HTRANS[1:0]	出去	AHBL transfer type – 指示当前交易的传输类型。
SMC_AHB_M_HMASTLOCK	出去	AHBL 锁——当断言当前传输是锁定事务的一部分时
SMC_AHB_M_HWRITE	出去	AHBL write — 高表示当前事务是写操作。低时表示当前事务是读
SMC_AHB_M_HSIZE[1:0]	出去	AHBL 传输大小——指示当前传输的大小（仅限 8/16/32 字节事务）
SMC_AHB_M_HWDATA[31:0]	出去	AHBL 写入数据——将数据从 MSS master 写入 fabric Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	出去	AHBL 地址——AHBL 接口上的字节地址
SMC_AHB_M_HRESP	IN	AHBL 响应状态——当在事务结束时驱动为高时表示事务已完成但有错误。在交易结束时拉低表示交易已成功完成
SMC_AHB_M_HRDATA[31:0]	IN	AHBL 读取数据——从结构软存储控制器读取数据到 MSS 主机
SMC_AHB_M_HREADY	IN	AHBL 就绪——高表示 AHBL 总线已准备好接受新事务

产品支持

美高森美 SoC 产品部为其产品提供各种支持服务，包括客户服务、客户技术支持中心、 web网站、电子邮件和全球销售办事处。本附录包含有关联系 Microsemi SoC 产品组和使用这些支持服务的信息。
客户服务
联系客户服务以获得非技术产品支持，例如产品定价、产品升级、更新信息、订单状态和授权。
从北美拨打 800.262.1060
从世界其他地方拨打 650.318.4460
传真，来自世界各地，650.318.8044
客户技术支持中心
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技术支援
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Web地点
您可以在 Microsemi SoC 产品组主页上浏览各种技术和非技术信息，网址为 www.microsemi.com/soc.
联系客户技术支持中心
技术支持中心拥有高技能的工程师。可以通过电子邮件或通过 Microsemi SoC 产品组联系技术支持中心 web地点。
电子邮件
您可以将您的技术问题发送到我们的电子邮件地址，并通过电子邮件、传真或电话收到回复。此外，如果您有设计问题，您可以通过电子邮件发送您的设计 file接受帮助。我们全天不断地监控电子邮件帐户。向我们发送您的请求时，请务必包含您的全名、公司名称和您的联系信息，以便高效地处理您的请求。
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关于Microsemi
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5-02-00377-5/11.16

文件/资源

Microsemi SmartFusion2 MSS DDR 控制器配置 [pdf] 用户指南
SmartFusion2 MSS DDR 控制器配置，SmartFusion2 MSS，DDR 控制器配置，控制器配置

参考

用户手册

介绍

MDDR 配置器

MDDR 控制器配置

端口描述

产品支持

文件/资源

参考

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