F-Tile DisplayPort FPGA IP Дизайн Example
Колдонуучунун колдонмосу
F-Tile DisplayPort FPGA IP Дизайн Example
Intel® Quartus® Prime Design Suite үчүн жаңыртылган: 22.2 IP Version: 21.0.1
DisplayPort Intel FPGA IP Дизайн Example Quick Start Guide
DisplayPort Intel® F-плиткаларынын түзүлүштөрүндө симуляциялоочу тестирлөө жана FPGA IP дизайнын компиляцияны жана аппараттык тестирлөөнү колдогон аппараттык дизайн бар.ampIntel Agilex™ үчүн
DisplayPort Intel FPGA IP төмөнкү дизайнды сунуштайтamples:
- Pixel Clock Recovery (PCR) модулу жок DisplayPort SST параллелдүү цикл
- AXIS Video Interface менен DisplayPort SST параллелдүү цикл
Сиз дизайн эксample, параметр редактору автоматтык түрдө түзөт files моделдөө, компиляция жана жабдыкта дизайнды сыноо үчүн зарыл.
Сүрөт 1. Өнүгүү Сtages
Тиешелүү маалымат
- DisplayPort Intel FPGA IP Колдонуучу колдонмосу
- Intel Quartus Prime Pro Edition көчүрүлүүдө
Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
ISO 9001: 2015 Катталган
1.1. Каталог структурасы
Сүрөт 2. Каталогдун структурасы
Таблица 1. Дизайн Example Components
| Папкалар | Files |
| rtl/core | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX курулуш блогу) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX курулуш блогу) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Аппараттык жана программалык камсыздоого талаптар
Дизайнды текшерүү үчүн Intel төмөнкү аппараттык жана программалык камсыздоону колдонотampле:
Аппараттык
- Intel Agilex I-Series Development Kit
- DisplayPort булагы GPU
- DisplayPort Раковина (Монитор)
- Bitec DisplayPort FMC кызы картасы Revision 8C
- DisplayPort кабелдери
Программалык камсыздоо
- Intel Quartus® Prime
- Synopsys* VCS симулятору
1.3. Дизайнды түзүү
Дизайнды түзүү үчүн Intel Quartus Prime программасындагы DisplayPort Intel FPGA IP параметр редакторун колдонуңузample.
3-сүрөт. Дизайн агымын түзүү
- Tools ➤ IP каталогун тандаңыз жана максаттуу түзмөк үй-бүлөсү катары Intel Agilex F-тили тандаңыз.
Эскертүү: Дизайн эксample гана Intel Agilex F-плиткасы түзмөктөрүн колдойт. - IP каталогунан DisplayPort Intel FPGA IP дарегин таап, эки жолу чыкылдатыңыз. Жаңы IP Variation терезеси пайда болот.
- Ыңгайлаштырылган IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip.
- Түзмөк талаасында Intel Agilex F-плиткасын тандаңыз, же демейки Intel Quartus Prime программалык камсыздоо аппаратынын тандоосун сактаңыз.
- OK басыңыз. Параметр редактору пайда болот.
- TX жана RX үчүн керектүү параметрлерди конфигурациялаңыз.
- Дизайн астында Exampөтмөгүнөн, DisplayPort SST Параллелдик Loopback Without PCR тандаңыз.
- Testbench түзүү үчүн Simulation тандаңыз, ал эми аппараттык дизайнды түзүү үчүн Синтезди тандаңызample. Дизайн экс түзүү үчүн бул варианттардын жок дегенде бирин тандашыңыз керекample fileс. Эгер сиз экөөнү тең тандасаңыз, генерация убактысы узарат.
- Target Development Kit үчүн Intel Agilex I-Series SOC Development Kit тандаңыз. Бул 4-кадамда тандалган максаттуу аппаратты иштеп чыгуу комплектине шайкеш келтирүү үчүн өзгөртүүгө алып келет. Intel Agilex I-Series SOC Development Kit үчүн демейки түзмөк AGIB027R31B1E2VR0 болуп саналат.
- Ex Generate чыкылдатыңызample Design.
1.4. Дизайнды симуляциялоо
DisplayPort Intel FPGA IP дизайны эксample testbench TX инстанциясынан RX инстанциясына сериялык кайра артка дизайнды симуляциялайт. Ички видео үлгү генератор модулу DisplayPort TX инстанциясын башкарат жана RX инстанциясынын видео чыгышы testbenchтеги CRC текшергичтерине туташат.
Сүрөт 4. Дизайн моделдөө агымы
- Synopsys симулятор папкасына барып, VCS тандаңыз.
- Симуляция скриптин иштетүү.
Булак vcs_sim.sh - Сценарий Quartus TLG аткарат, компиляциялайт жана симулятордо тестирлөөнү иштетет.
- Жыйынтыгын талдоо.
Ийгиликтүү симуляция Source and Sink SRC салыштыруу менен аяктайт.
1.5. Дизайнды түзүү жана сыноо
Сүрөт 5. Дизайнды түзүү жана имитациялоо
Аппараттык камсыздоо боюнча демонстрация тестин түзүү жана иштетүүampдизайн үчүн, бул кадамдарды аткарыңыз:
- Аппараттык камсыздоону эксample дизайн түзүү аяктады.
- Intel Quartus Prime Pro Edition программасын ишке киргизиңиз жана ачыңыз / quartus/agi_dp_demo.qpf.
- Иштетүү ➤ Компиляцияны баштоону басыңыз.
- Ийгиликтүү компиляциядан кийин, Intel Quartus Prime Pro Edition программасы .sof түзөт file көрсөтүлгөн каталогуңузда.
- Bitec кыз картасындагы DisplayPort RX туташтыргычын компьютердеги графикалык карта сыяктуу тышкы DisplayPort булагына туташтырыңыз.
- Bitec кыз картасындагы DisplayPort TX туташтыргычын видео анализатор же PC монитору сыяктуу DisplayPort чөгүп турган түзүлүшкө туташтырыңыз.
- Өнүктүрүү тактасындагы бардык которгучтар демейки абалда экенин текшериңиз.
- Түзүлгөн .sof аркылуу иштеп чыгуу тактасында тандалган Intel Agilex F-Tile түзмөгүн конфигурациялаңыз file (Инструменттер ➤ Программист).
- DisplayPort жуугуч түзмөгү видео булагынан түзүлгөн видеону көрсөтөт.
Тиешелүү маалымат
Intel Agilex I-Series FPGA Development Kit Колдонуучунун колдонмосу/
1.5.1. Калыбына келтирүүчү ELF File
Демейки боюнча, ELF file динамикалык дизайн экс генерациялоодо түзүлөтample.
Бирок, кээ бир учурларда, сиз ELFти калыбына келтиришиңиз керек file программалык камсыздоону өзгөртсөңүз file же dp_core.qsys файлын калыбына келтириңиз file. dp_core.qsys калыбына келтирүү file .sopcinfo жаңыртат file, бул сизден ELFти калыбына келтирүүнү талап кылат file.
- Баруу / программалык камсыздоо жана керек болсо кодду түзөтүңүз.
- Баруу /скрипт жана төмөнкү куруу скриптин аткарыңыз: source build_sw.sh
• Windows'до Nios II Command Shell'ди издеп, ачыңыз. Nios II Command Shell'ге өтүңүз /скрипт жана булак build_sw.sh аткарыңыз.
Эскертүү: Windows 10'до куруу скриптин аткаруу үчүн, сиздин системаңыз Linux үчүн Windows субсистемаларын (WSL) талап кылат. WSL орнотуу кадамдары жөнүндө көбүрөөк маалымат алуу үчүн, Nios II Программалык камсыздоону Иштеп чыгуучу колдонмосун караңыз.
• Linux'та, Platform Designer программасын ишке киргизиңиз жана Tools ➤ Nios II Command Shell'ди ачыңыз. Nios II Command Shell'ге өтүңүз /скрипт жана булак build_sw.sh аткарыңыз. - .elf болушун текшериңиз file жылы түзүлөт /программалык камсыздоо/ dp_demo.
- Түзүлгөн .elf жүктөп алыңыз file .sofду кайра түзбөстөн FPGAга file төмөнкү сценарийди иштетүү менен: nios2-download /software/dp_demo/*.elf
- Жаңы программанын күчүнө кириши үчүн FPGA тактасындагы баштапкы абалга келтирүү баскычын басыңыз.
1.6. DisplayPort Intel FPGA IP Дизайн Example Параметрлер
Таблица 2. DisplayPort Intel FPGA IP Дизайн ExampIntel Agilex Ftile түзмөгү үчүн QSF чектөөсү
| QSF чектөө |
Description |
| set_global_assignment -аты VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Quartus 22.2ден баштап, бул QSF чектөөсү DisplayPort ыңгайлаштырылган SRC (Soft Reset Controller) агымын иштетүү үчүн керек |
Таблица 3. DisplayPort Intel FPGA IP Дизайн Example Intel Agilex F-тайл түзмөк үчүн Параметрлер
| Параметр | Нарк | Description |
| Жеткиликтүү дизайн Example | ||
| Дизайн тандаңыз | •Жок •DisplayPort SST ПЦРсиз параллелдүү цикл • AXIS Video Interface менен DisplayPort SST параллелдүү цикл |
Дизайнды тандаңызampтүзүлөт. •Эч ким: Дизайн жокample учурдагы параметр тандоо үчүн жеткиликтүү. •DisplayPort SST ПЦРсиз параллелдүү цикл: Бул дизайн эксampВидео киргизүү сүрөт портун иштетүү параметрин күйгүзгөндө le DisplayPort раковинасынан DisplayPort булагына Pixel Clock Recovery (PCR) модулусуз параллелдүү циклди көрсөтөт. •DisplayPort SST AXIS Video Interface менен параллелдүү цикл: Бул дизайн эксample Active Video Data Protocols иштетүү AXIS-VVP Full деп коюлганда, DisplayPort раковинасынан AXIS Video интерфейси менен DisplayPort булагына параллелдүү циклди көрсөтөт. |
| Дизайн Example Files | ||
| Симуляция | Күйгүзүү өчүрүү | Керектүүлөрдү түзүү үчүн бул параметрди күйгүзүңүз files симуляциялык тестирлөө үчүн. |
| Синтез | Күйгүзүү өчүрүү | Керектүүлөрдү түзүү үчүн бул параметрди күйгүзүңүз files Intel Quartus Prime компиляциясы жана жабдык дизайны үчүн. |
| Түзүлгөн HDL форматы | ||
| Түзүү File Формат | Verilog, VHDL | Түзүлгөн дизайн үчүн сизге жаккан HDL форматын тандаңызample fileкоюу. Эскертүү: Бул параметр түзүлгөн жогорку деңгээлдеги IP форматын гана аныктайт fileс. Бардык башка fileс (мисалы, мисample testbenches жана жогорку деңгээл fileаппараттык демонстрация үчүн) Verilog HDL форматында. |
| Максаттуу өнүктүрүү комплекти | ||
| Башкарманы тандаңыз | • Иштеп чыгуу комплекти жок •Intel Agilex I-Series Өнүгүү комплекти |
Максаттуу дизайн үчүн тактаны тандаңызample. |
| Параметр | Нарк | Description |
| •No Өнүгүү комплекти: Бул параметр мурунку дизайн үчүн бардык аппараттык аспектилерди кошпойтample. P өзөгү бардык пин дайындоолорун виртуалдык пиндерге орнотот. •Intel Agilex I-Series FPGA өнүктүрүү комплекти: Бул параметр автоматтык түрдө долбоордун максаттуу түзмөгүн ушул иштеп чыгуу комплектиндеги түзмөккө дал келүү үчүн тандайт. Эгер тактаңыздын версиясында башка түзмөк варианты болсо, максаттуу түзмөктү өзгөртүү параметрин колдонуу менен өзгөртө аласыз. IP өзөгү иштеп чыгуу комплектине ылайык бардык пин дайындоолорду орнотот. Эскертүү: Алдын ала дизайн Example бул Quartus релизиндеги жабдыкта функционалдык түрдө текшерилген эмес. •Custom Development Kit: Бул параметр дизайн эксample Intel FPGA менен үчүнчү тараптын иштеп чыгуу комплектинде сыналышы керек. Сиз өз алдынча PIN дайындоолорду орнотуу керек болушу мүмкүн. |
||
| Максаттуу түзмөк | ||
| Максаттуу түзмөктү өзгөртүү | Күйгүзүү өчүрүү | Бул параметрди күйгүзүңүз жана иштеп чыгуу комплекти үчүн тандалган түзмөк вариантын тандаңыз. |
Parallel Loopback Design Examples
DisplayPort Intel FPGA IP дизайны эксamples DisplayPort RX инстанциясынан DisplayPort TX инстанциясына Pixel Clock Recovery (PCR) модулу жок параллелдүү циклди көрсөтөт.
Таблица 4. DisplayPort Intel FPGA IP Дизайн Example Intel Agilex F-плиткасы түзмөк үчүн
| Дизайн Example | Белги | Маалымат ылдамдыгы | Канал режими | Loopback түрү |
| ПТРсиз DisplayPort SST параллелдүү цикл | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | ПЦРсиз параллель |
| AXIS Video Interface менен DisplayPort SST параллелдүү цикл | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | AXIS Video Interface менен параллелдүү |
2.1. Intel Agilex F-плиткасы DisplayPort SST Параллелдүү Loopback Дизайн Өзгөчөлүктөрү
SST параллелдүү кайра артка дизайн эксamples DisplayPort раковинасынан DisplayPort булагына бир видео агымынын өткөрүлүшүн көрсөтөт.
Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга ылайык аткарууга кепилдик берет, бирок эскертүүсүз каалаган убакта каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка ишенүүдөн мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. *Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
ISO 9001: 2015 Катталган
Сүрөт 6. Intel Agilex F-тили DisplayPort SST ПТРсиз параллелдүү цикл
- Бул вариантта DisplayPort булагынын TX_SUPPORT_IM_ENABLE параметри күйгүзүлүп, видео сүрөт интерфейси колдонулат.
- DisplayPort раковинасы GPU сыяктуу тышкы видео булактан видео жана же аудио агымын кабыл алат жана аны параллелдүү видео интерфейсине чечмелейт.
- DisplayPort раковинасынын видео чыгышы түздөн-түз DisplayPort булагы видео интерфейсин айдайт жана мониторго өткөрүүдөн мурун DisplayPort негизги шилтемесин коддойт.
- IOPLL белгиленген жыштыкта DisplayPort раковинасын жана булак видео сааттарын башкарат.
- Эгерде DisplayPort чөгөтүүчүсү жана булактын MAX_LINK_RATE параметри HBR3 жана PIXELS_PER_CLOCK Quad деп конфигурацияланса, видео саат 300Kp8 пикселдик ылдамдыгын (30/1188 = 4 МГц) колдоо үчүн 297 МГцте иштейт.
7-сүрөт. Intel Agilex F-тили DisplayPort SST AXIS Video менен параллелдүү цикл Интерфейс
- Бул вариантта, DisplayPort булагы жана батып алуу параметри, Axis Video Data Interfaceти иштетүү үчүн АКТИВДҮҮ ВИДЕО МААЛЫМАТ ПРОТОКОЛДОРУН ИШКЕ АЛУУдан AXIS-VVP FULL тандаңыз.
- DisplayPort раковинасы GPU сыяктуу тышкы видео булактан видео жана же аудио агымын кабыл алат жана аны параллелдүү видео интерфейсине чечмелейт.
- DisplayPort Раковина видео маалымат агымын огу видео маалыматтарына айлантат жана DisplayPort булагы огу видео маалымат интерфейсин VVP Video Frame Buffer аркылуу башкарат. DisplayPort Source мониторго өткөрүүдөн мурун огу видео маалыматтарын DisplayPort негизги шилтемесине айлантат.
- Бул дизайн вариантында үч негизги видео саат бар, атап айтканда rx/tx_axi4s_clk, rx_vid_clk жана tx_vid_clk. axi4s_clk Булактагы жана Раковинадагы AXIS модулдары үчүн тең 300 МГцте иштейт. rx_vid_clk 300 МГц (8Kp30 4PIPs чейин каалаган резолюцияны колдоо үчүн) DP Sink Video түтүкчөсүн иштетет, ал эми tx_vid_clk DP Source Video түтүкчөсүн чыныгы пикселдик саат жыштыгында (PIPs менен бөлүнгөн) иштетет.
- Бул дизайн варианты tx_vid_clk жыштыгын I2C программалоо аркылуу SI5391B OSC бортунда конфигурациялайт, качан дизайн резолюцияда которгучту аныктайт.
- Дизайндын бул варианты DisplayPort программасында алдын ала аныкталган токтомдордун белгиленген санын гана көрсөтөт, атап айтканда:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Саат схемасы
Сааттын схемасы DisplayPort Intel FPGA IP дизайнындагы саат домендерин сүрөттөйт.ample.
Сүрөт 8. Intel Agilex F-тили DisplayPort Transceiver саатынын схемасы
Таблица 5. Саат схемасы сигналдары
| Диаграммадагы саат |
Description |
| SysPLL refclk | F-тайл системасы PLL маалымдама сааты, бул чыгаруу жыштыгы үчүн System PLL менен бөлүнүүчү каалаган тактык жыштык болушу мүмкүн. Бул дизайнда эксample, system_pll_clk_link жана rx/tx refclk_link бирдей 150 MHz SysPLL refclk бөлүшөт. |
| Диаграммадагы саат | Description |
| Тиешелүү чыгуу портун DisplayPort Phy Topго туташтырардан мурун, ал атайын трансивердин маалымдама саат пининен Reference жана System PLL Clocks IP кирүүчү саат портуна туташтырылган эркин иштеп жаткан саат болушу керек. Эскертүү: Бул дизайн үчүн мисample, Clock Controller GUI Si5391A OUT6 конфигурациясын 150 MHz. |
|
| system pll clk шилтемеси | Бардык DisplayPort ылдамдыгын колдоо үчүн минималдуу System PLL чыгаруу жыштыгы 320 МГц. Бул дизайн эксample 900 МГц (эң жогорку) чыгаруу жыштыгын колдонот, андыктан SysPLL refclk 150 МГц болгон rx/tx refclk_link менен бөлүшө алат. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Бардык DisplayPort маалымат ылдамдыгын колдоо үчүн 150 МГцке бекитилген Rx CDR жана Tx PLL Link refclk. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort шилтеме ылдамдыгы сааты DisplayPort IP өзөгүн. Берилиш ылдамдыгына эквиваленттүү жыштык параллелдүү берилиштердин туурасына бөлүнөт. Exampле: Жыштык = маалымат ылдамдыгы / маалымат туурасы = 8.1G (HBR3) / 40 бит = 202.5 МГц |
2.3. Simulation Testbench
Симуляциялык тесттенч RXге DisplayPort TX сериялык циклин симуляциялайт.
Сүрөт 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench блок диаграммасы
Таблица 6. Testbench компоненттери
| Компонент | Description |
| Video Pattern Generator | Бул генератор сиз конфигурациялай турган түс тилкелеринин үлгүлөрүн чыгарат. Сиз видео форматтын убакытын параметрлештире аласыз. |
| Testbench Control | Бул блок симуляциянын сыноо ырааттуулугун көзөмөлдөйт жана TX өзөгүнө керектүү стимул сигналдарын жаратат. Testbench башкаруу блогу ошондой эле салыштыруу үчүн булактан жана чөгөрүүчүдөн CRC маанисин окуйт. |
| RX Link ылдамдык саатынын жыштыгын текшергич | Бул текшергич RX трансиверинин калыбына келтирилген саат жыштыгы керектүү маалымат ылдамдыгына дал келерин текшерет. |
| TX Link ылдамдык саатынын жыштыгын текшергич | Бул текшергич TX трансиверинин калыбына келтирилген саат жыштыгы керектүү маалымат ылдамдыгына дал келерин текшерет. |
Симуляциялык тестирлөө төмөнкү текшерүүлөрдү жүргүзөт:
Таблица 7. Testbench текшерүүлөрү
| Сыноо критерийлери |
Текшерүү |
| • HBR3 маалымат ылдамдыгы боюнча шилтеме тренинги • DP Status TX жана RX Link Speed жыштыгын тең орнотуп, өлчөп жатканын текшерүү үчүн DPCD регистрлерин окуңуз. |
Шилтеменин ылдамдыгын өлчөө үчүн Frequency Checkerди бириктирет TX жана RX трансиверинен сааттын жыштыгын чыгаруу. |
| • TXтен RXге видео үлгүсүн иштетүү. • Булак жана чөгүп үчүн CRC алардын дал келгенин текшерүү үчүн текшериңиз |
• Видео үлгүсүн түзүү үчүн видео үлгү генераторун DisplayPort булагына туташтырат. • Testbench башкаруусу кийинки DPTX жана DPRX регистрлеринен Source жана Sink CRC экөөнү тең окуйт жана CRC маанилеринин тең бирдей болушун камсыз кылуу үчүн салыштырат. Эскертүү: CRC эсептелгенин камсыз кылуу үчүн, CTS колдоону автоматташтыруу параметрин иштетишиңиз керек. |
F-Tile DisplayPort Intel FPGA IP Дизайн үчүн документти кайра карап чыгуу тарыхы Example User Guide
| Документтин версиясы | Intel Quartus Prime Version | IP Version | Өзгөрүүлөр |
| 2022.09.02 | 22. | 20.0.1 | •Документтин аталышы DisplayPort Intel Agilex F-Tile FPGA IP дизайнынан өзгөртүлдүampF-Tile DisplayPort Intel FPGA IP Дизайн Example User Guide. •Иштирилген AXIS Video Design Example вариант. •Статикалык ылдамдыктын дизайны алынып салынды жана анын ордуна Multi Rate Design Example. •DisplayPort Intel FPGA IP Дизайнындагы эскертүү алынып салындыample Quick Start Guide, анда Intel Quartus Prime 21.4 программалык версиясы Алдын ала дизайнды гана колдойт.amples. •Каталог түзүмү фигурасын туура фигура менен алмаштырды. •Regenerating ELF бөлүмү кошулду File Дизайнды түзүү жана сыноо астында. •Аппараттык жана программалык камсыздоо талаптары бөлүмү кошумча жабдыктарды камтуу үчүн жаңыртылды талаптар. |
| 2021.12.13 | 21. | 20.0.0 | Алгачкы чыгаруу. |
Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
ISO 9001: 2015 Катталган
Online котормосу
Пикир жөнөтүү
УГ-20347
ID: 709308
Версия: 2022.09.02
Документтер / Ресурстар
 |
intel F-Tile DisplayPort FPGA IP Дизайн Example [pdf] Колдонуучунун колдонмосу F-Tile DisplayPort FPGA IP Дизайн Example, F-Tile DisplayPort, DisplayPort, FPGA IP Дизайн Example, IP Design Exampле, УГ-20347, 709308 |
