Intel® FPGA P-Tile Avalon ®
IP ροής για PCI Express*
Design Example Οδηγός χρήσης
Ενημερώθηκε για την Intel®
Quartus® Prime Design Suite: 21.3
Έκδοση IP: 6.0.0
Οδηγός χρήσης
Design Example Περιγραφή
1.1. Περιγραφή λειτουργίας για τη σχεδίαση προγραμματισμένης εισόδου/εξόδου (PIO) Example
Το σχέδιο PIO π.χampΤο le εκτελεί μεταφορές μνήμης από έναν κεντρικό επεξεργαστή σε μια συσκευή προορισμού. Σε αυτό το πρώηνample, ο κεντρικός επεξεργαστής ζητά MemRd και emWr ενός dword
TLPs.
Το σχέδιο PIO π.χample δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση και τη μεταγλώττιση στο λογισμικό Intel Prime. Το σχέδιο π.χampΤο le καλύπτει ένα ευρύ φάσμα παραμέτρων. Ωστόσο, δεν καλύπτει όλες τις πιθανές παραμετροποιήσεις του P-Tile Hard IP για PCIe.
Αυτό το σχέδιο π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:
- Η παραλλαγή P-Tile Avalon Streaming Hard IP Endpoint (DUT) με τις παραμέτρους που καθορίσατε. Αυτό το στοιχείο οδηγεί τα δεδομένα TLP που λαμβάνονται στην εφαρμογή PIO
- Το στοιχείο PIO Application (APPS), το οποίο εκτελεί την απαραίτητη μετάφραση μεταξύ των PCI Express TLP και απλών Avalon-MM εγγραφής και ανάγνωσης στη μνήμη onchip.
- Ένα στοιχείο μνήμης στο τσιπ (MEM). Για το σχέδιο 1×16 π.χample, η μνήμη στο τσιπ αποτελείται από ένα μπλοκ μνήμης 16 KB. Για το σχέδιο 2×8 π.χample, η μνήμη στο τσιπ αποτελείται από δύο μπλοκ μνήμης 16 KB.
- Reset Release IP: Αυτή η IP διατηρεί το κύκλωμα ελέγχου σε επαναφορά έως ότου η συσκευή εισέλθει πλήρως στη λειτουργία χρήστη. Το FPGA βεβαιώνει την έξοδο INIT_DONE για να σηματοδοτήσει ότι η συσκευή βρίσκεται σε λειτουργία χρήστη. Το Reset Release IP δημιουργεί μια ανεστραμμένη έκδοση του εσωτερικού σήματος INIT_DONE για τη δημιουργία της εξόδου nINIT_DONE που μπορείτε να χρησιμοποιήσετε για το σχέδιό σας. Το σήμα nINIT_DONE είναι υψηλό έως ότου ολόκληρη η συσκευή εισέλθει σε λειτουργία χρήστη. Μετά την επιβεβαίωση του nINIT_DONE (χαμηλό), όλη η λογική είναι σε λειτουργία χρήστη και λειτουργεί κανονικά. Μπορείτε να χρησιμοποιήσετε το σήμα nINIT_DONE με έναν από τους παρακάτω τρόπους:
- Για να ανοίξετε μια εξωτερική ή εσωτερική επαναφορά.
- Για την είσοδο της εισόδου επαναφοράς στον πομποδέκτη και τα I/O PLL.
- Για την πύλη της ενεργοποίησης εγγραφής μπλοκ σχεδίασης όπως μπλοκ ενσωματωμένης μνήμης, μηχανή κατάστασης και καταχωρητές μετατόπισης.
- Για να οδηγείτε συγχρονισμένα καταχωρήστε τις θύρες εισόδου επαναφοράς στο σχέδιό σας.
Ο πάγκος δοκιμών προσομοίωσης ενσωματώνει τον σχεδιασμό PIO π.χample και μια θύρα ρίζας BFM για διασύνδεση με το τελικό σημείο προορισμού.
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 εγγεγραμμένο
Εικόνα 1. Μπλοκ διάγραμμα για το Platform Designer PIO 1×16 Design Example Simulation Testbench
Εικόνα 2. Μπλοκ διάγραμμα για το Platform Designer PIO 2×8 Design Example Simulation Testbench
Το δοκιμαστικό πρόγραμμα γράφει και διαβάζει δεδομένα από την ίδια θέση στη μνήμη του chip. Συγκρίνει τα δεδομένα που διαβάζονται με το αναμενόμενο αποτέλεσμα. Οι αναφορές της δοκιμής, "Η προσομοίωση σταμάτησε λόγω επιτυχούς ολοκλήρωσης" εάν δεν προκύψουν σφάλματα. Το P-Tile Avalon
Σχεδιασμός ροής π.χampΤο le υποστηρίζει τις ακόλουθες διαμορφώσεις:
- Τελικό σημείο Gen4 x16
- Τελικό σημείο Gen3 x16
- Τελικό σημείο Gen4 x8x8
- Τελικό σημείο Gen3 x8x8
Σημείωμα: Ο πάγκος δοκιμών προσομοίωσης για το σχέδιο PCIe x8x8 PIO π.χampΤο le έχει ρυθμιστεί για μία μόνο σύνδεση PCIe x8, αν και η πραγματική σχεδίαση υλοποιεί δύο συνδέσμους PCIe x8.
Σημείωμα: Αυτό το σχέδιο π.χampΤο le υποστηρίζει μόνο τις προεπιλεγμένες ρυθμίσεις στον Επεξεργαστή Παραμέτρων του P-tile Avalon Streaming IP για PCI Express.
Εικόνα 3. Περιεχόμενα συστήματος Platform Designer για P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Το Platform Designer δημιουργεί αυτό το σχέδιο για έως και Gen4 x16 παραλλαγές.
Εικόνα 4. Περιεχόμενα συστήματος Platform Designer για P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Το Platform Designer δημιουργεί αυτό το σχέδιο για έως και Gen4 x8x8 παραλλαγές.
1.2. Λειτουργική περιγραφή για τη σχεδίαση Single Root I/O Virtualization (SR-IOV) Example
Ο σχεδιασμός SR-IOV π.χampΤο le εκτελεί μεταφορές μνήμης από έναν κεντρικό επεξεργαστή σε μια συσκευή προορισμού. Υποστηρίζει έως και δύο PF και 32 VF ανά PF.
Ο σχεδιασμός SR-IOV π.χample δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση και τη μεταγλώττιση στο λογισμικό Intel Quartus Prime. Μπορείτε να κατεβάσετε το μεταγλωττισμένο σχέδιο στο
ένα Intel Stratix® 10 DX Development Kit ή ένα Intel Agilex™ Development Kit.
Αυτό το σχέδιο π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:
- Η παραλλαγή P-Tile Avalon Streaming (Avalon-ST) IP (DUT) με τις παραμέτρους που καθορίσατε. Αυτό το στοιχείο οδηγεί τα ληφθέντα δεδομένα TLP στην εφαρμογή SR-IOV.
- Το στοιχείο SR-IOV Application (APPS), το οποίο εκτελεί την απαραίτητη μετάφραση μεταξύ των PCI Express TLP και απλών Avalon-ST εγγραφής και ανάγνωσης στη μνήμη του chip. Για το στοιχείο SR-IOV APPS, μια μνήμη ανάγνωσης TLP θα δημιουργήσει μια Συμπλήρωση με δεδομένα.
- Για σχεδιασμό SR-IOV π.χampμε δύο PF και 32 VF ανά PF, υπάρχουν 66 θέσεις μνήμης που ο σχεδιασμόςampμπορείτε να έχετε πρόσβαση. Τα δύο PF μπορούν να έχουν πρόσβαση σε δύο θέσεις μνήμης, ενώ τα 64 VF (2 x 32) μπορούν να έχουν πρόσβαση σε 64 θέσεις μνήμης.
- Επαναφορά IP έκδοσης.
Ο πάγκος δοκιμών προσομοίωσης ενσωματώνει τον σχεδιασμό SR-IOV π.χample και μια θύρα ρίζας BFM για διασύνδεση με το τελικό σημείο προορισμού.
Εικόνα 5. Μπλοκ διάγραμμα για το Platform Designer SR-IOV 1×16 Design Example Simulation Testbench
Εικόνα 6. Μπλοκ διάγραμμα για το Platform Designer SR-IOV 2×8 Design Example Simulation Testbench
Το δοκιμαστικό πρόγραμμα εγγράφει και διαβάζει δεδομένα από την ίδια θέση στη μνήμη του chip σε 2 PF και 32 VF ανά PF. Συγκρίνει τα δεδομένα που διαβάζονται με τα αναμενόμενα
αποτέλεσμα. Οι αναφορές της δοκιμής, "Η προσομοίωση σταμάτησε λόγω επιτυχούς ολοκλήρωσης" εάν δεν προκύψουν σφάλματα.
Ο σχεδιασμός SR-IOV π.χampΤο le υποστηρίζει τις ακόλουθες διαμορφώσεις:
- Τελικό σημείο Gen4 x16
- Τελικό σημείο Gen3 x16
- Τελικό σημείο Gen4 x8x8
- Τελικό σημείο Gen3 x8x8
Εικόνα 7. Περιεχόμενα συστήματος Platform Designer για P-Tile Avalon-ST με SR-IOV για PCI Express 1×16 Design Example
Εικόνα 8. Περιεχόμενα συστήματος Platform Designer για P-Tile Avalon-ST με SR-IOV για PCI Express 2×8 Design Example
Οδηγός γρήγορης εκκίνησης
Χρησιμοποιώντας το λογισμικό Intel Quartus Prime, μπορείτε να δημιουργήσετε ένα προγραμματισμένο σχέδιο I/O (PIO) π.χample για τον πυρήνα IP της Intel FPGA P-Tile Avalon-ST για PCI Express*. Το παραγόμενο σχέδιο π.χampΤο le αντικατοπτρίζει τις παραμέτρους που καθορίζετε. Ο ΠΙΟ πρώηνample μεταφέρει δεδομένα από έναν κεντρικό επεξεργαστή σε μια συσκευή προορισμού. Είναι κατάλληλο για εφαρμογές χαμηλού εύρους ζώνης. Αυτό το σχέδιο π.χample δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση και τη μεταγλώττιση στο λογισμικό Intel Quartus Prime. Μπορείτε να κάνετε λήψη του μεταγλωττισμένου σχεδίου στο Συμβούλιο Ανάπτυξης FPGA. Για λήψη σε προσαρμοσμένο υλικό, ενημερώστε τις ρυθμίσεις Intel Quartus Prime File (.qsf) με τις σωστές εκχωρήσεις καρφιτσών . Εικόνα 9. Βήματα Ανάπτυξης για το Σχεδιασμό Π.χample
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 εγγεγραμμένο
2.1. Δομή καταλόγου
Εικόνα 10. Δομή καταλόγου για το δημιουργημένο σχέδιο Π.χample
2.2. Δημιουργία του Σχεδιασμού Π.χample
Εικόνα 11. Διαδικασία
- Στο λογισμικό Intel Quartus Prime Pro Edition, δημιουργήστε ένα νέο έργο (File ➤ New Project Wizard).
- Καθορίστε τον κατάλογο, το όνομα και την οντότητα ανώτατου επιπέδου.
- Για τον τύπο έργου, αποδεχτείτε την προεπιλεγμένη τιμή, Κενό έργο. Κάντε κλικ στο Επόμενο.
- Για Προσθήκη Fileκάντε κλικ στο Επόμενο.
- Για Family, Device & Board Settings στην περιοχή Family, επιλέξτε Intel Agilex ή Intel Stratix 10.
- Εάν επιλέξατε Intel Stratix 10 στο τελευταίο βήμα, επιλέξτε Stratix 10 DX στο αναπτυσσόμενο μενού Συσκευή.
- Επιλέξτε τη συσκευή στόχου για το σχέδιό σας.
- Κάντε κλικ στο Finish.
- Στον Κατάλογο IP, εντοπίστε και προσθέστε το σκληρό IP της Intel P-Tile Avalon-ST για PCI Express.
- Στο παράθυρο διαλόγου Νέα παραλλαγή IP, καθορίστε ένα όνομα για την IP σας. Κάντε κλικ στην επιλογή Δημιουργία.
- Στις καρτέλες Ρυθμίσεις ανώτατου επιπέδου και Ρυθμίσεις PCIe*, καθορίστε τις παραμέτρους για την παραλλαγή IP σας. Εάν χρησιμοποιείτε το σχέδιο SR-IOV π.χampΓια να ενεργοποιήσετε το SR-IOV, κάντε τα ακόλουθα βήματα:
ένα. Στην καρτέλα Συσκευή PCIe* κάτω από την καρτέλα PCIe* PCI Express / Δυνατότητες PCI, επιλέξτε το πλαίσιο Ενεργοποίηση πολλαπλών φυσικών λειτουργιών.
σι. Στην καρτέλα PCIe* Multifunction and SR-IOV System Settings, επιλέξτε το πλαίσιο Ενεργοποίηση υποστήριξης SR-IOV και καθορίστε τον αριθμό των PF και των VF. Για διαμορφώσεις x8, επιλέξτε τα πλαίσια Ενεργοποίηση πολλαπλών φυσικών λειτουργιών και Ενεργοποίηση υποστήριξης SR-IOV και για τις καρτέλες PCIe0 και PCIe1.
ντο. Στην καρτέλα PCIe* MSI-X κάτω από την καρτέλα PCIe* PCI Express / Δυνατότητες PCI, ενεργοποιήστε τη δυνατότητα MSI-X όπως απαιτείται.
ρε. Στην καρτέλα PCIe* Base Address Registers, ενεργοποιήστε το BAR0 τόσο για PF όσο και για VF.
μι. Άλλες ρυθμίσεις παραμέτρων δεν υποστηρίζονται για αυτό το σχέδιο π.χample. - Στην ΕξampΣτην καρτέλα Σχέδια, κάντε τις ακόλουθες επιλογές:
ένα. Για Πχample Σχεδιασμός Files, ενεργοποιήστε τις επιλογές Προσομοίωση και Σύνθεση.
Εάν δεν χρειάζεστε αυτές τις προσομοίωση ή σύνθεση files, η απενεργοποίηση της αντίστοιχης επιλογής μειώνει σημαντικά την π.χampο χρόνος δημιουργίας σχεδίου.
σι. Για το Generated HDL Format, μόνο η Verilog είναι διαθέσιμη στην τρέχουσα έκδοση.
ντο. Για το Target Development Kit, επιλέξτε είτε το Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, το Intel Stratix 10 DX P-Tile Production FPGA Development Kit ή το Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Επιλέξτε Generate Example Σχεδιασμός για τη δημιουργία σχεδίου π.χample που μπορείτε να προσομοιώσετε και να κατεβάσετε σε υλικό. Εάν επιλέξετε μία από τις πλακέτες ανάπτυξης P-Tile, η συσκευή σε αυτήν την πλακέτα αντικαθιστά τη συσκευή που είχε προηγουμένως επιλεγεί στο έργο Intel Quartus Prime, εάν οι συσκευές είναι διαφορετικές. Όταν η προτροπή σας ζητήσει να καθορίσετε τον κατάλογο για τον πρώην σαςample design, μπορείτε να αποδεχτείτε τον προεπιλεγμένο κατάλογο, ./intel_pcie_ptile_ast_0_example_design ή επιλέξτε άλλον κατάλογο.
Εικόνα 12. Example Σχέδια Καρτέλα
- Κάντε κλικ στο Finish. Μπορείτε να αποθηκεύσετε το .ip σας file όταν σας ζητηθεί, αλλά δεν απαιτείται να μπορείτε να χρησιμοποιήσετε το exampσχέδιο.
- Ανοίξτε το πρώηνample design project.
- Συγκεντρώστε την πρample design project για τη δημιουργία του .sof file για την πλήρη εξample design. Αυτό file είναι αυτό που κατεβάζετε σε μια πλακέτα για να εκτελέσετε επαλήθευση υλικού.
- Κλείστε τον πρώην σαςample design project.
Σημειώστε ότι δεν μπορείτε να αλλάξετε τις εκχωρήσεις ακίδων PCIe στο έργο Intel Quartus Prime. Ωστόσο, για να διευκολύνετε τη δρομολόγηση PCB, μπορείτε να χρησιμοποιήσετε το advantage των χαρακτηριστικών αντιστροφής λωρίδας και αναστροφής πολικότητας που υποστηρίζονται από αυτήν την IP.
2.3. Προσομοίωση του Σχεδιασμού Π.χample
Η ρύθμιση της προσομοίωσης περιλαμβάνει τη χρήση ενός λειτουργικού μοντέλου Root Port Bus Functional Model (BFM) για την άσκηση του P-tile Avalon Streaming IP για PCIe (DUT) όπως φαίνεται παρακάτω
εικόνα.
Εικόνα 13. PIO Design Example Simulation Testbench
Για περισσότερες λεπτομέρειες σχετικά με τον πάγκο δοκιμών και τις μονάδες σε αυτόν, ανατρέξτε στο Testbench στη σελίδα 15.
Το παρακάτω διάγραμμα ροής δείχνει τα βήματα για την προσομοίωση της σχεδίασης π.χample:
Εικόνα 14. Διαδικασία
- Αλλαγή στον κατάλογο προσομοίωσης testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /προσομοιωτής.
- Εκτελέστε το σενάριο προσομοίωσης για τον προσομοιωτή της επιλογής σας. Ανατρέξτε στον παρακάτω πίνακα.
- Αναλύστε τα αποτελέσματα.
Σημείωμα: Το P-Tile δεν υποστηρίζει παράλληλες προσομοιώσεις PIPE.
Πίνακας 1. Βήματα για την εκτέλεση της προσομοίωσης
| Προσομοιωτής | Κατάλογος Εργασίας | Οδηγίες |
| ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Κλήση vsim (πληκτρολογώντας vsim, το οποίο εμφανίζει ένα παράθυρο κονσόλας όπου μπορείτε να εκτελέσετε τις ακόλουθες εντολές). 2. κάντε msim_setup.tcl Σημείωση: Εναλλακτικά, αντί να κάνετε τα Βήματα 1 και 2, μπορείτε να πληκτρολογήσετε: vsim -c -do msim_setup.tcl. 3. ld_debug 4. τρέχω -όλα 5. Μια επιτυχημένη προσομοίωση τελειώνει με το ακόλουθο μήνυμα, "Η προσομοίωση σταμάτησε λόγω επιτυχούς ολοκλήρωσης!" |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Πληκτρολογήστε sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| συνέχισε… | ||
| Προσομοιωτής | Κατάλογος Εργασίας | Οδηγίες |
| Σημείωση: Η παραπάνω εντολή είναι μια εντολή μίας γραμμής. 2. Μια επιτυχημένη προσομοίωση τελειώνει με το ακόλουθο μήνυμα, "Η προσομοίωση σταμάτησε λόγω επιτυχούς ολοκλήρωσης!" Σημείωση: Για να εκτελέσετε μια προσομοίωση σε διαδραστική λειτουργία, ακολουθήστε τα παρακάτω βήματα: (εάν έχετε ήδη δημιουργήσει ένα εκτελέσιμο αρχείο simv σε μη διαδραστική λειτουργία, διαγράψτε τα simv και simv.diadir) 1. Ανοίξτε το αρχείο vcs_setup.sh file και προσθέστε μια επιλογή εντοπισμού σφαλμάτων στην εντολή VCS: vcs -debug_access+r 2. Σύνταξη του σχεδίου π.χample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Ξεκινήστε την προσομοίωση σε διαδραστική λειτουργία: simv -gui & |
Αυτός ο πάγκος δοκιμών προσομοιώνει έως μια παραλλαγή Gen4 x16.
Η προσομοίωση αναφέρει "Η προσομοίωση σταμάτησε λόγω επιτυχούς ολοκλήρωσης" εάν δεν προκύψουν σφάλματα.
2.3.1. Πάγκος δοκιμών
Ο πάγκος δοκιμών χρησιμοποιεί μια λειτουργική μονάδα προγράμματος οδήγησης δοκιμής, altpcietb_bfm_rp_gen4_x16.sv, για την εκκίνηση των συναλλαγών διαμόρφωσης και μνήμης. Κατά την εκκίνηση, η μονάδα δοκιμαστικού προγράμματος οδήγησης εμφανίζει πληροφορίες από τους καταχωρητές Root Port και Endpoint Configuration Space, ώστε να μπορείτε να συσχετίσετε τις παραμέτρους που καθορίσατε χρησιμοποιώντας το Parameter Editor.
Ο πρώηνampΤο σχέδιο και το testbench δημιουργούνται δυναμικά με βάση τη διαμόρφωση που επιλέγετε για το P-Tile IP για PCIe. Ο πάγκος δοκιμών χρησιμοποιεί τις παραμέτρους που καθορίζετε στον Επεξεργαστή παραμέτρων στο Intel Quartus Prime. Αυτός ο πάγκος δοκιμών προσομοιώνει έως και μια σύνδεση ×16 PCI Express χρησιμοποιώντας τη σειριακή διεπαφή PCI Express. Ο σχεδιασμός του testbench επιτρέπει την προσομοίωση περισσότερων από μιας συνδέσεων PCI Express τη φορά. Το παρακάτω σχήμα παρουσιάζει υψηλό επίπεδο view του σχεδίου PIO π.χample.
Εικόνα 15. PIO Design Example Simulation Testbench
Το ανώτατο επίπεδο του πάγκου δοκιμών περιλαμβάνει τις ακόλουθες κύριες ενότητες:
- altpcietb_bfm_rp_gen4x16.sv — Αυτή είναι η θύρα ρίζας PCIe BFM.
//Διαδρομή καταλόγου
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Αυτή είναι η σχεδίαση Endpoint με τις παραμέτρους που καθορίζετε.
//Διαδρομή καταλόγου
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Αυτή η ενότητα είναι στόχος και εκκινητής συναλλαγών για το σχέδιο PIO example.
//Διαδρομή καταλόγου
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Αυτή η ενότητα είναι στόχος και εκκινητής συναλλαγών για το σχεδιασμό SR-IOV example.
//Διαδρομή καταλόγου
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Εικόνα 16. Σχεδιασμός SR-IOV Example Simulation Testbench
Επιπλέον, ο πάγκος δοκιμών έχει ρουτίνες που εκτελούν τις ακόλουθες εργασίες:
- Δημιουργεί το ρολόι αναφοράς για το τελικό σημείο στην απαιτούμενη συχνότητα.
- Παρέχει επαναφορά PCI Express κατά την εκκίνηση.
Για περισσότερες λεπτομέρειες σχετικά με τη θύρα ρίζας BFM, ανατρέξτε στο κεφάλαιο TestBench του Οδηγού χρήστη ροής IP της Intel FPGA P-Tile Avalon για PCI Express.
Σχετικές Πληροφορίες
Οδηγός χρήσης Intel FPGA P-Tile Avalon IP ροής για PCI Express
2.3.1.1. Test Driver Module
Η λειτουργική μονάδα προγράμματος οδήγησης δοκιμής, intel_pcie_ptile_tbed_hwtcl.v, δημιουργεί το BFM ανώτερου επιπέδου, altpcietb_bfm_top_rp.v.
Το BFM ανώτατου επιπέδου ολοκληρώνει τις ακόλουθες εργασίες:
- Εγκαθιστά το πρόγραμμα οδήγησης και την οθόνη.
- Δημιουργεί τη θύρα ρίζας BFM.
- Δημιουργεί τη σειριακή διεπαφή.
Η λειτουργική μονάδα διαμόρφωσης, altpcietb_g3bfm_configure.v, εκτελεί τις ακόλουθες εργασίες:
- Διαμορφώνει και εκχωρεί τις BAR.
- Διαμορφώνει τη θύρα ρίζας και το τελικό σημείο.
- Εμφανίζει ολοκληρωμένες ρυθμίσεις Χώρου διαμόρφωσης, BAR, MSI, MSI-X και AER.
2.3.1.2. PIO Design Example Testbench
Το παρακάτω σχήμα δείχνει το σχέδιο PIO example hierarchy design προσομοίωσης. Οι δοκιμές για το σχεδιασμό PIO π.χample ορίζονται με την παράμετρο apps_type_hwtcl ρυθμισμένη σε
3. Οι δοκιμές που εκτελούνται κάτω από αυτήν την τιμή παραμέτρου ορίζονται στα ebfm_cfg_rp_ep_rootport, find_mem_bar και downstream_loop.
Εικόνα 17. Σχεδιασμός PIO Example Simulation Design Hierarchy
Ο πάγκος δοκιμών ξεκινά με την εκπαίδευση συνδέσεων και στη συνέχεια έχει πρόσβαση στο χώρο διαμόρφωσης της IP για απαρίθμηση. Μια εργασία που ονομάζεται downstream_loop (καθορίζεται στη θύρα ρίζας
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) στη συνέχεια εκτελεί τη δοκιμή σύνδεσης PCIe. Αυτό το τεστ αποτελείται από τα ακόλουθα βήματα:
- Εκδώστε μια εντολή εγγραφής μνήμης για να γράψετε ένα μόνο dword δεδομένων στη μνήμη στο τσιπ πίσω από το Endpoint.
- Εκδώστε μια εντολή ανάγνωσης μνήμης για ανάγνωση δεδομένων από τη μνήμη στο τσιπ.
- Συγκρίνετε τα δεδομένα ανάγνωσης με τα δεδομένα εγγραφής. Εάν ταιριάζουν, το τεστ το μετράει ως Πάσο.
- Επαναλάβετε τα βήματα 1, 2 και 3 για 10 επαναλήψεις.
Η πρώτη γραφή μνήμης γίνεται γύρω στα 219 μας. Ακολουθεί ανάγνωση μνήμης στη διεπαφή Avalon-ST RX του P-tile Hard IP για PCIe. Το Completion TLP εμφανίζεται λίγο μετά το αίτημα ανάγνωσης μνήμης στη διεπαφή Avalon-ST TX.
2.3.1.3. Σχεδιασμός SR-IOV Example Testbench
Το παρακάτω σχήμα δείχνει τον σχεδιασμό SR-IOV π.χample hierarchy design προσομοίωσης. Οι δοκιμές για το σχεδιασμό SR-IOV π.χampεκτελούνται από την εργασία που ονομάζεται sriov_test,
που ορίζεται στο altpcietb_bfm_cfbp.sv.
Εικόνα 18. Σχεδιασμός SR-IOV Example Simulation Design Hierarchy
Ο πάγκος δοκιμών SR-IOV υποστηρίζει έως και δύο φυσικές λειτουργίες (PF) και 32 εικονικές λειτουργίες (VF) ανά PF.
Ο πάγκος δοκιμών ξεκινά με την εκπαίδευση συνδέσεων και στη συνέχεια έχει πρόσβαση στο χώρο διαμόρφωσης της IP για απαρίθμηση. Μετά από αυτό, εκτελεί τα ακόλουθα βήματα:
- Στείλτε ένα αίτημα εγγραφής μνήμης σε ένα PF ακολουθούμενο από ένα αίτημα ανάγνωσης μνήμης για ανάγνωση των ίδιων δεδομένων για σύγκριση. Εάν τα δεδομένα ανάγνωσης ταιριάζουν με τα δεδομένα εγγραφής, είναι
ένα πέρασμα. Αυτή η δοκιμή εκτελείται από την εργασία που ονομάζεται my_test (που ορίζεται στο altpcietb_bfm_cfbp.v). Αυτή η δοκιμή επαναλαμβάνεται δύο φορές για κάθε PF. - Στείλτε ένα αίτημα εγγραφής μνήμης σε ένα VF ακολουθούμενο από ένα αίτημα ανάγνωσης μνήμης για ανάγνωση των ίδιων δεδομένων για σύγκριση. Εάν τα δεδομένα ανάγνωσης ταιριάζουν με τα δεδομένα εγγραφής, είναι
ένα πέρασμα. Αυτή η δοκιμή εκτελείται από την εργασία που ονομάζεται cfbp_target_test (που ορίζεται στο altpcietb_bfm_cfbp.v). Αυτή η δοκιμή επαναλαμβάνεται για κάθε VF.
Η πρώτη εγγραφή μνήμης πραγματοποιείται γύρω στα 263 μας. Ακολουθεί ανάγνωση μνήμης στη διεπαφή Avalon-ST RX του PF0 του P-tile Hard IP για PCIe. Το Completion TLP εμφανίζεται λίγο μετά το αίτημα ανάγνωσης μνήμης στη διεπαφή Avalon-ST TX.
2.4. Σύνταξη του Σχεδίου Εξample
- Πλοηγηθείτε στο /intel_pcie_ptile_ast_0_example_design/ και ανοίξτε το pcie_ed.qpf.
- Εάν επιλέξετε ένα από τα δύο παρακάτω κιτ ανάπτυξης, οι ρυθμίσεις που σχετίζονται με το VID περιλαμβάνονται στο .qsf file του παραγόμενου σχεδίου π.χample, και δεν απαιτείται να τα προσθέσετε χειροκίνητα. Σημειώστε ότι αυτές οι ρυθμίσεις είναι συγκεκριμένες για τον πίνακα.
• Κιτ ανάπτυξης Intel Stratix 10 DX P-Tile ES1 FPGA
• Κιτ ανάπτυξης Intel Stratix 10 DX P-Tile Production FPGA
• Κιτ ανάπτυξης Intel Agilex F-Series P-Tile ES0 FPGA - Στο μενού Επεξεργασία, επιλέξτε Έναρξη μεταγλώττισης.
2.5. Εγκατάσταση του προγράμματος οδήγησης πυρήνα Linux
Προτού μπορέσετε να δοκιμάσετε το σχέδιο π.χampΣτο υλικό, πρέπει να εγκαταστήσετε τον πυρήνα του Linux
οδηγός. Μπορείτε να χρησιμοποιήσετε αυτό το πρόγραμμα οδήγησης για να εκτελέσετε τις ακόλουθες δοκιμές:
• Μια δοκιμή σύνδεσης PCIe που εκτελεί 100 εγγραφές και αναγνώσεις
• Χώρος μνήμης DWORD
διαβάζει και γράφει
• Χώρος διαμόρφωσης Το DWORD διαβάζει και γράφει
(1)
Επιπλέον, μπορείτε να χρησιμοποιήσετε το πρόγραμμα οδήγησης για να αλλάξετε την τιμή των ακόλουθων παραμέτρων:
• Το BAR που χρησιμοποιείται
• Η επιλεγμένη συσκευή (καθορίζοντας τους αριθμούς διαύλου, συσκευής και λειτουργίας (BDF) για
η συσκευή)
Ολοκληρώστε τα παρακάτω βήματα για να εγκαταστήσετε το πρόγραμμα οδήγησης πυρήνα:
- Μεταβείτε στο ./software/kernel/linux κάτω από το π.χampκατάλογος παραγωγής σχεδίου.
- Αλλάξτε τα δικαιώματα για την εγκατάσταση, φόρτωση και εκφόρτωση files:
$ chmod 777 εγκατάσταση φόρτωσης ξεφόρτωσης - Εγκαταστήστε το πρόγραμμα οδήγησης:
$ sudo ./εγκατάσταση - Επαληθεύστε την εγκατάσταση του προγράμματος οδήγησης:
$ lsmod | grep intel_fpga_pcie_drv
Αναμενόμενο αποτέλεσμα:
intel_fpga_pcie_drv 17792 0 - Βεβαιωθείτε ότι το Linux αναγνωρίζει το σχέδιο PCIe π.χample:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Σημείωμα: Εάν έχετε αλλάξει το αναγνωριστικό προμηθευτή, αντικαταστήστε το νέο αναγνωριστικό προμηθευτή με το αναγνωριστικό της Intel
Αναγνωριστικό προμηθευτή σε αυτήν την εντολή.
Αναμενόμενο αποτέλεσμα:
Πρόγραμμα οδήγησης πυρήνα σε χρήση: intel_fpga_pcie_drv
2.6. Εκτέλεση του Design Example
Εδώ είναι οι δοκιμαστικές λειτουργίες που μπορείτε να εκτελέσετε στο P-Tile Avalon-ST PCIe design examples:
- Σε ολόκληρο αυτόν τον οδηγό χρήσης, οι όροι λέξη, DWORD και QWORD έχουν την ίδια σημασία που έχουν στην προδιαγραφή βάσης PCI Express. Μια λέξη είναι 16 bit, ένα DWORD είναι 32 bit και ένα QWORD είναι 64 bit.
Πίνακας 2. Δοκιμαστικές λειτουργίες Υποστηριζόμενες από το P-Tile Avalon-ST PCIe Design Examples
| Λειτουργίες | Απαιτούμενο BAR | Υποστηρίζεται από P-Tile Avalon-ST PCIe Design Example |
| 0: Δοκιμή σύνδεσης – 100 γράφει και διαβάζει | 0 | Ναί |
| 1: Εγγραφή χώρου μνήμης | 0 | Ναί |
| 2: Ανάγνωση χώρου μνήμης | 0 | Ναί |
| 3: Εγγραφή χώρου διαμόρφωσης | N/A | Ναί |
| 4: Διαβάστε το χώρο διαμόρφωσης | N/A | Ναί |
| 5: Αλλαγή BAR | N/A | Ναί |
| 6: Αλλαγή συσκευής | N/A | Ναί |
| 7: Ενεργοποίηση SR-IOV | N/A | Ναί (*) |
| 8: Κάντε μια δοκιμή σύνδεσης για κάθε ενεργοποιημένη εικονική λειτουργία που ανήκει στην τρέχουσα συσκευή | N/A | Ναί (*) |
| 9: Εκτελέστε DMA | N/A | Οχι |
| 10: Κλείστε το πρόγραμμα | N/A | Ναί |
Σημείωση: (*) Αυτές οι δοκιμαστικές λειτουργίες είναι διαθέσιμες μόνο όταν ο σχεδιασμός SR-IOV π.χampεπιλέγεται le.
2.6.1. Εκτέλεση του PIO Design Example
- Μεταβείτε στο ./software/user/example κάτω από το σχέδιο π.χample κατάλογο.
- Σύνταξη του σχεδίου π.χampη εφαρμογή:
$ κάνουν - Εκτελέστε το τεστ:
$ sudo ./intel_fpga_pcie_link_test
Μπορείτε να εκτελέσετε τη δοκιμή σύνδεσης Intel FPGA IP PCIe σε χειροκίνητη ή αυτόματη λειτουργία. Επιλέξτε από:
• Στην αυτόματη λειτουργία, η εφαρμογή επιλέγει αυτόματα τη συσκευή. Η δοκιμή επιλέγει τη συσκευή Intel PCIe με το χαμηλότερο BDF αντιστοιχίζοντας το αναγνωριστικό προμηθευτή.
Η δοκιμή επιλέγει επίσης τη χαμηλότερη διαθέσιμη BAR.
• Στη χειροκίνητη λειτουργία, η δοκιμή σάς ρωτά για τον αριθμό διαύλου, συσκευής και λειτουργίας και BAR.
Για το κιτ ανάπτυξης Intel Stratix 10 DX ή Intel Agilex, μπορείτε να προσδιορίσετε το
BDF πληκτρολογώντας την ακόλουθη εντολή:
$ lspci -d 1172:
4. Εδώ είναι sample μεταγραφές για αυτόματη και χειροκίνητη λειτουργία:
Αυτόματη λειτουργία:
Χειροκίνητη λειτουργία:
Σχετικές Πληροφορίες
Το PCIe Link Inspector Overview
Χρησιμοποιήστε το PCIe Link Inspector για να παρακολουθήσετε τη σύνδεση στα επίπεδα Physical, Data Link και Transaction Layer.
2.6.2. Εκτέλεση του SR-IOV Design Example
Ακολουθούν τα βήματα για τη δοκιμή του σχεδιασμού SR-IOV π.χampγια το υλικό:
- Εκτελέστε τη δοκιμή σύνδεσης Intel FPGA IP PCIe εκτελώντας το sudo ./
εντολή intel_fpga_pcie_link_test και, στη συνέχεια, επιλέξτε την επιλογή 1:
Επιλέξτε μια συσκευή με μη αυτόματο τρόπο. - Εισαγάγετε το BDF της φυσικής συνάρτησης για την οποία έχουν εκχωρηθεί οι εικονικές συναρτήσεις.
- Εισαγάγετε το BAR "0" για να προχωρήσετε στο μενού δοκιμής.
- Εισαγάγετε την επιλογή 7 για να ενεργοποιήσετε το SR-IOV για την τρέχουσα συσκευή.
- Εισαγάγετε τον αριθμό των εικονικών λειτουργιών που θα ενεργοποιηθούν για την τρέχουσα συσκευή.
- Εισαγάγετε την επιλογή 8 για να εκτελέσετε μια δοκιμή σύνδεσης για κάθε ενεργοποιημένη εικονική συνάρτηση που έχει εκχωρηθεί για τη φυσική λειτουργία. Η εφαρμογή δοκιμής συνδέσμων θα κάνει 100 εγγραφές στη μνήμη με ένα μόνο dword δεδομένων η καθεμία και στη συνέχεια θα διαβάσει τα δεδομένα για έλεγχο. Η εφαρμογή θα εκτυπώσει τον αριθμό των εικονικών συναρτήσεων που απέτυχαν στη δοκιμή σύνδεσης στο τέλος της δοκιμής.
7. Σε ένα νέο τερματικό, εκτελέστε το lspci –d 1172: | grep -c Εντολή “Altera” για επαλήθευση της απαρίθμησης των PF και των VF. Το αναμενόμενο αποτέλεσμα είναι το άθροισμα του αριθμού των φυσικών συναρτήσεων και του αριθμού των εικονικών συναρτήσεων.
P-tile Avalon Streaming IP για PCI Express Design
Example Αρχεία οδηγού χρήσης
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO
9001:2015
Εγγεγραμμένος
Ιστορικό αναθεώρησης εγγράφων για το Intel P-Tile Avalon
Streaming Hard IP for PCIe Design Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2021.10.04 | 21.3 | 6.0.0 | Άλλαξε τις υποστηριζόμενες διαμορφώσεις για τη σχεδίαση SR-IOV π.χample από Gen3 x16 EP και Gen4 x16 EP έως Gen3 x8 EP και Gen4 x8 EP στη λειτουργική περιγραφή για το Single Root I/O Virtualization (SR-IOV) Example τμήμα. Προστέθηκε η υποστήριξη για το Intel Stratix 10 DX P-tile Production FPGA Development Kit στο Generating the Design Example τμήμα. |
| 2021.07.01 | 21.2 | 5.0.0 | Καταργήθηκαν οι κυματομορφές προσομοίωσης για τον σχεδιασμό PIO και SR-IOV π.χamples από την ενότητα Simulation the Design Example. Ενημερώθηκε η εντολή για την εμφάνιση του BDF στην ενότητα Εκτέλεση του PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Καταργήθηκε η ενότητα Μητρώα από τη σχεδίαση του Avalon Streaming π.χamples δεν έχουν μητρώο ελέγχου. |
| 2020.07.10 | 20.2 | 3.0.0 | Προστέθηκαν κυματομορφές προσομοίωσης, περιγραφές περιπτώσεων δοκιμής και περιγραφές αποτελεσμάτων δοκιμής για το σχέδιο π.χamples. Προστέθηκαν οδηγίες προσομοίωσης για τον προσομοιωτή ModelSim στο Simulating the Design Example τμήμα. |
| 2020.05.07 | 20.1 | 2.0.0 | Ενημερώθηκε ο τίτλος του εγγράφου σε IP ροής Intel FPGA P-Tile Avalon για PCI Express Design Example Οδηγός χρήσης για την τήρηση των νέων νομικών κατευθυντήριων γραμμών ονοματοδοσίας. Ενημερώθηκε η εντολή προσομοίωσης διαδραστικής λειτουργίας VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Προστέθηκε σχεδιασμός SR-IOV π.χampη περιγραφή. |
| 2019.11.13 | 19.3 | 1.0.0 | Προστέθηκαν Gen4 x8 Endpoint και Gen3 x8 Endpoint στη λίστα των υποστηριζόμενων διαμορφώσεων. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Αρχική έκδοση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO
9001:2015
Εγγεγραμμένος
Online έκδοση
Αποστολή σχολίων
ID: 683038
UG-20234
Έκδοση: 2021.10.04
Έγγραφα / Πόροι
 |
intel FPGA P-Tile Avalon Streaming IP για PCI Express Design Example [pdf] Οδηγός χρήστη FPGA P-Tile, Avalon Streaming IP για PCI Express Design Example, FPGA P-Tile Avalon Streaming IP για PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
