SmartFusion2 MSS
DDR-Controller-Konfiguration
Libero SoC v11.6 und höher 

Einführung

Das SmartFusion2 MSS verfügt über einen eingebetteten DDR-Controller. Dieser DDR-Controller soll einen Off-Chip-DDR-Speicher steuern. Auf den MDDR-Controller kann sowohl vom MSS als auch vom FPGA-Fabric aus zugegriffen werden. Darüber hinaus kann auch der DDR-Controller umgangen werden, wodurch eine zusätzliche Schnittstelle zum FPGA-Fabric bereitgestellt wird (Soft Controller Mode (SMC)).
Um den MSS DDR-Controller vollständig zu konfigurieren, müssen Sie:

1. Wählen Sie den Datenpfad mit dem MDDR-Konfigurator aus.
2. Legen Sie die Registerwerte für die Register des DDR-Controllers fest.
3. Wählen Sie die DDR-Speichertaktfrequenzen und das FPGA-Fabric-zu-MDDR-Taktverhältnis (falls erforderlich) mit dem MSS CCC-Konfigurator aus.
4. Verbinden Sie die APB-Konfigurationsschnittstelle des Controllers wie von der Peripheral Initialization-Lösung definiert. Informationen zu den von System Builder erstellten MDDR-Initialisierungsschaltkreisen finden Sie unter „MSS DDR-Konfigurationspfad“ auf Seite 13 und in Abbildung 2-7.
   Sie können auch Ihre eigene Initialisierungsschaltung mit eigenständiger Peripherieinitialisierung (nicht von System Builder) erstellen. Siehe SmartFusion2 Standalone Peripheral Initialization User Guide.

MDDR-Konfigurator

Der MDDR-Konfigurator wird verwendet, um den gesamten Datenpfad und die externen DDR-Speicherparameter für den MSS-DDR-Controller zu konfigurieren.

Auf der Registerkarte Allgemein werden Ihre Speicher- und Fabric-Schnittstelleneinstellungen festgelegt (Abbildung 1-1).
Speichereinstellungen
Geben Sie die Einschwingzeit des DDR-Speichers ein. Dies ist die Zeit, die der DDR-Speicher zum Initialisieren benötigt. Der Standardwert ist 200 us. Den korrekten Wert für die Eingabe finden Sie in Ihrem DDR-Speicherdatenblatt.
Verwenden Sie Speichereinstellungen, um Ihre Speicheroptionen im MDDR zu konfigurieren.

• Speichertyp – LPDDR, DDR2 oder DDR3
• Datenbreite – 32 Bit, 16 Bit oder 8 Bit
• SECDED ECC aktiviert – EIN oder AUS
• Schiedsverfahren – Typ-0, Typ-1, Typ-2, Typ-3
• Höchste Prioritäts-ID – Gültige Werte sind 0 bis 15
• Adressbreite (Bits) – Die Anzahl der Zeilen-, Bank- und Spaltenadressbits für den von Ihnen verwendeten LPDDR/DDR2/DDR3-Speicher finden Sie in Ihrem DDR-Speicherdatenblatt. Wählen Sie das Pulldown-Menü aus, um den korrekten Wert für Zeilen/Bänke/Spalten gemäß dem Datenblatt des LPDDR/DDR2/DDR3-Speichers auszuwählen.

Notiz: Die Zahl in der Pulldown-Liste bezieht sich auf die Anzahl der Adressbits, nicht auf die absolute Anzahl der Reihen/Bänke/Spalten. Zum BspampBeispiel: Wenn Ihr DDR-Speicher 4 Bänke hat, wählen Sie 2 (2 ²=4) für Bänke. Wenn Ihr DDR-Speicher 8 Bänke hat, wählen Sie 3 (2³ = 8) für Bänke.

Fabric-Schnittstelleneinstellungen
Standardmäßig ist der harte Cortex-M3-Prozessor für den Zugriff auf den DDR-Controller eingerichtet. Sie können einem Fabric-Master auch erlauben, auf den DDR-Controller zuzugreifen, indem Sie das Kontrollkästchen Fabric Interface Setting aktivieren. In diesem Fall können Sie eine der folgenden Optionen wählen:

• Verwenden Sie eine AXI-Schnittstelle – Der Fabric-Master greift über eine 64-Bit-AXI-Schnittstelle auf den DDR-Controller zu.
• Verwenden Sie eine einzelne AHBLite-Schnittstelle – Der Fabric-Master greift über eine einzelne 32-Bit-AHB-Schnittstelle auf den DDR-Controller zu.
• Verwenden Sie zwei AHBLite-Schnittstellen – Zwei Fabric-Master greifen über zwei 32-Bit-AHB-Schnittstellen auf den DDR-Controller zu.
  Die Konfiguration view (Abbildung 1-1) Updates gemäß Ihrer Fabric Interface-Auswahl.

E/A-Laufwerkstärke (nur DDR2 und DDR3)
Wählen Sie eine der folgenden Laufwerksstärken für Ihre DDR-I/Os:

• Halbe Antriebsstärke
•  Volle Antriebskraft

Libero SoC legt den DDR-E/A-Standard für Ihr MDDR-System basierend auf Ihrem DDR-Speichertyp und der E/A-Laufwerksstärke fest (wie in Tabelle 1-1 gezeigt).
Tabelle 1-1 • E/A-Laufwerkstärke und DDR-Speichertyp

DDR-Speichertyp	Antrieb mit halber Kraft	Voller Kraftantrieb
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO-Standard (nur LPDDR)
Wählen Sie eine der folgenden Optionen:

• LVCMOS18 (Niedrigster Stromverbrauch) für LVCMOS 1.8 V IO-Standard. Wird in typischen LPDDR1-Anwendungen verwendet.
• LPDDRI Hinweis: Bevor Sie sich für diesen Standard entscheiden, vergewissern Sie sich, dass Ihr Board diesen Standard unterstützt. Sie müssen diese Option verwenden, wenn Sie auf die M2S-EVAL-KIT- oder die SF2-STARTER-KIT-Boards abzielen. LPDDRI IO-Standards erfordern, dass ein IMP_CALIB-Widerstand auf der Platine installiert ist.

IO-Kalibrierung (nur LPDDR)
Wählen Sie eine der folgenden Optionen, wenn Sie den LVCMOS18 IO-Standard verwenden:

• On
• Aus (typisch)

Die Kalibrierung EIN und AUS steuert optional die Verwendung eines E/A-Kalibrierungsblocks, der die E/A-Treiber auf einen externen Widerstand kalibriert. Bei OFF verwendet das Gerät eine voreingestellte IO-Treiberanpassung.
Im eingeschalteten Zustand muss ein 150-Ohm-IMP_CALIB-Widerstand auf der Platine installiert werden.
Dies wird verwendet, um das IO auf die PCB-Eigenschaften zu kalibrieren. Bei Einstellung auf ON muss jedoch ein Widerstand installiert werden oder der Speichercontroller wird nicht initialisiert.
Weitere Informationen finden Sie in der AC393-SmartFusion2- und IGLOO2-Board-Designrichtlinien-Anwendung
Notiz und das SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User Guide.

Konfiguration des MDDR-Controllers

Wenn Sie den MSS DDR-Controller verwenden, um auf einen externen DDR-Speicher zuzugreifen, muss der DDR-Controller zur Laufzeit konfiguriert werden. Dies erfolgt durch Schreiben von Konfigurationsdaten in dedizierte DDR-Controller-Konfigurationsregister. Diese Konfigurationsdaten sind abhängig von den Eigenschaften des externen DDR-Speichers und Ihrer Anwendung. Dieser Abschnitt beschreibt, wie Sie diese Konfigurationsparameter in den MSS DDR-Controller-Konfigurator eingeben und wie die Konfigurationsdaten als Teil der Gesamtlösung für die Initialisierung von Peripheriegeräten verwaltet werden.

MSS DDR Steuerregister
Der MSS DDR Controller verfügt über eine Reihe von Registern, die zur Laufzeit konfiguriert werden müssen. Die Konfigurationswerte für diese Register stellen verschiedene Parameter dar, wie z. B. DDR-Modus, PHY-Breite, Burst-Modus und ECC. Ausführliche Informationen zu den DDR-Controller-Konfigurationsregistern finden Sie im SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide.
MDDR-Registerkonfiguration
Verwenden Sie die Registerkarten „Memory Initialization“ (Abbildung 2-1, Abbildung 2-2 und Abbildung 2-3) und „Memory Timing“ (Abbildung 2-4), um Parameter einzugeben, die Ihrem DDR-Speicher und Ihrer Anwendung entsprechen. Werte, die Sie in diese Registerkarten eingeben, werden automatisch in die entsprechenden Registerwerte übersetzt. Wenn Sie auf einen bestimmten Parameter klicken, wird sein entsprechendes Register im Bereich „Registerbeschreibung“ (unterer Teil in Abbildung 1-1 auf Seite 4) beschrieben.
Speicherinitialisierung
Auf der Registerkarte Speicherinitialisierung können Sie konfigurieren, wie Ihre LPDDR/DDR2/DDR3-Speicher initialisiert werden sollen. Das Menü und die Optionen, die auf der Registerkarte Speicherinitialisierung verfügbar sind, variieren je nach verwendetem DDR-Speichertyp (LPDDR/DDR2/DDR3). Informationen zum Konfigurieren der Optionen finden Sie in Ihrem DDR-Speicherdatenblatt. Wenn Sie einen Wert ändern oder eingeben, zeigt der Bereich „Registerbeschreibung“ den Registernamen und den aktualisierten Registerwert an. Ungültige Werte werden als Warnung gekennzeichnet. Abbildung 2-1, Abbildung 2-2 und Abbildung 2-3 zeigen die Registerkarte „Initialisierung“ für LPDDR, DDR2 bzw. DDR3.

• Timing-Modus – Wählen Sie den 1T- oder 2T-Timing-Modus. In 1T (dem Standardmodus) kann der DDR-Controller bei jedem Taktzyklus einen neuen Befehl ausgeben. Im 2T-Timing-Modus hält der DDR-Controller den Adress- und Befehlsbus für zwei Taktzyklen gültig. Dies reduziert die Effizienz des Busses auf einen Befehl pro zwei Takte, verdoppelt jedoch die Menge an Aufbau- und Haltezeit.
• Partial-Array Self Refresh (nur LPDDR). Diese Funktion dient zum Energiesparen für den LPDDR.
  Wählen Sie eine der folgenden Optionen aus, damit der Controller die Speichermenge während einer Selbstaktualisierung aktualisiert:
  – Vollständiges Array: Bänke 0, 1,2 und 3
  – Halbes Array: Bänke 0 und 1
  – Viertel-Array: Bank 0
  – Achtel-Array: Bank 0 mit Zeilenadresse MSB=0
  – Einsechzehntel-Array: Bank 0 mit Zeilenadresse MSB und MSB-1, beide gleich 0.
  Informationen zu allen anderen Optionen finden Sie in Ihrem DDR-Speicherdatenblatt, wenn Sie die Optionen konfigurieren.
  

Speicher-Timing
Auf dieser Registerkarte können Sie die Speicher-Timing-Parameter konfigurieren. Beachten Sie das Datenblatt Ihres LPDDR/DDR2/DDR3-Speichers, wenn Sie die Speicher-Timing-Parameter konfigurieren.
Wenn Sie einen Wert ändern oder eingeben, zeigt der Bereich „Registerbeschreibung“ den Registernamen und den aktualisierten Registerwert an. Ungültige Werte werden als Warnung gekennzeichnet.

DDR-Konfiguration importieren Files
Zusätzlich zur Eingabe von DDR-Speicherparametern über die Registerkarten „Memory Initialization“ und „Timing“ können Sie DDR-Registerwerte aus einem importieren file. Klicken Sie dazu auf die Schaltfläche Konfiguration importieren und navigieren Sie zum Text file enthält DDR-Registernamen und -werte. Abbildung 2-5 zeigt die Importkonfigurationssyntax.

Notiz: Wenn Sie sich dafür entscheiden, Registerwerte zu importieren, anstatt sie über die GUI einzugeben, müssen Sie alle erforderlichen Registerwerte angeben. Einzelheiten finden Sie im SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide.

Exportieren der DDR-Konfiguration Files
Sie können die aktuellen Registerkonfigurationsdaten auch in einen Text exportieren file. Das file enthält Registerwerte, die Sie (falls vorhanden) importiert haben, sowie solche, die aus GUI-Parametern berechnet wurden, die Sie in diesem Dialogfeld eingegeben haben.
Wenn Sie Änderungen, die Sie an der DDR-Registerkonfiguration vorgenommen haben, rückgängig machen möchten, können Sie dies mit Restore Default tun. Beachten Sie, dass dadurch alle Registerkonfigurationsdaten gelöscht werden und Sie diese Daten entweder erneut importieren oder erneut eingeben müssen. Die Daten werden auf die Hardware-Reset-Werte zurückgesetzt.
Generierte Daten
Klicken Sie auf OK, um die Konfiguration zu generieren. Basierend auf Ihren Eingaben auf den Registerkarten Allgemein, Speichertiming und Speicherinitialisierung berechnet der MDDR-Konfigurator Werte für alle DDR-Konfigurationsregister und exportiert diese Werte in Ihr Firmware-Projekt und Ihre Simulation fileS. Die exportierten file Syntax ist in Abbildung 2-6 dargestellt.

Firmware

Wenn Sie das SmartDesign generieren, gilt Folgendes files werden in generiert /firmware/driver_config/sys_config-Verzeichnis. Diese files sind erforderlich, damit der CMSIS-Firmwarekern ordnungsgemäß kompiliert wird und Informationen zu Ihrem aktuellen Design enthält, einschließlich peripherer Konfigurationsdaten und Taktkonfigurationsinformationen für das MSS. Bearbeiten Sie diese nicht files manuell, da sie jedes Mal neu erstellt werden, wenn Ihr Stammdesign neu generiert wird.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – MDDR-Konfigurationsdaten.
• Sys_config_fddr_define.h – FDDR-Konfigurationsdaten.
•  sys_config_mss_clocks.h – Konfiguration der MSS-Uhren

Simulation
Wenn Sie das mit Ihrem MSS verknüpfte SmartDesign generieren, wird die folgende Simulation files werden in generiert /simulationsverzeichnis:

•  test.bfm – Top-Level-BFM file das wird zuerst während jeder Simulation „ausgeführt“, die den Cortex-M2-Prozessor des SmartFusion3 MSS ausübt. Es führt die Dateien „peripheral_init.bfm“ und „user.bfm“ in dieser Reihenfolge aus.
•  peripher_init.bfm – Enthält die BFM-Prozedur, die die CMSIS::SystemInit()-Funktion emuliert, die auf dem Cortex-M3 ausgeführt wird, bevor Sie die main()-Prozedur eingeben. Es kopiert im Wesentlichen die Konfigurationsdaten für alle im Design verwendeten Peripheriegeräte in die richtigen Peripheriekonfigurationsregister und wartet dann darauf, dass alle Peripheriegeräte bereit sind, bevor bestätigt wird, dass der Benutzer diese Peripheriegeräte verwenden kann.
• MDDR_init.bfm – Enthält BFM-Schreibbefehle, die das Schreiben der MSS-DDR-Konfigurationsregisterdaten simulieren, die Sie (mithilfe des Dialogfelds „Register bearbeiten“ oben) in die Register des DDR-Controllers eingegeben haben.
• user.bfm – Vorgesehen für Benutzerbefehle. Sie können den Datenpfad simulieren, indem Sie Ihre eigenen BFM-Befehle darin hinzufügen file. Befehle darin file wird „ausgeführt“, nachdem die Datei „peripherie_init.bfm“ abgeschlossen ist.

Mit dem files oben wird der Konfigurationspfad automatisch simuliert. Sie müssen nur die user.bfm bearbeiten file um den Datenpfad zu simulieren. Bearbeiten Sie nicht test.bfm, peripher_init.bfm oder MDDR_init.bfm files wie diese files werden jedes Mal neu erstellt, wenn Ihr Stammdesign neu generiert wird.

MSS DDR-Konfigurationspfad
Die Peripheral Initialization-Lösung erfordert, dass Sie zusätzlich zur Angabe von MSS-DDR-Konfigurationsregisterwerten den APB-Konfigurationsdatenpfad im MSS (FIC_2) konfigurieren. Die Funktion SystemInit() schreibt die Daten über die APB-Schnittstelle FIC_2 in die MDDR-Konfigurationsregister.
Notiz: Wenn Sie System Builder verwenden, wird der Konfigurationspfad automatisch festgelegt und verbunden.

So konfigurieren Sie die FIC_2-Schnittstelle:

1. Öffnen Sie den FIC_2-Konfiguratordialog (Abbildung 2-7) aus dem MSS-Konfigurator.
2. Wählen Sie die Option Peripheriegeräte mit Cortex-M3 initialisieren.
3. Stellen Sie sicher, dass MSS DDR aktiviert ist, ebenso wie die Fabric DDR/SERDES-Blöcke, falls Sie diese verwenden.
4.  Klicken Sie auf OK, um Ihre Einstellungen zu speichern. Dadurch werden die FIC_2-Konfigurationsports (Clock-, Reset- und APB-Bus-Schnittstellen) verfügbar gemacht, wie in Abbildung 2-8 gezeigt.
5.  Generieren Sie die MSS. Die FIC_2-Ports (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK und FIC_2_APB_M_RESET_N) sind jetzt an der MSS-Schnittstelle verfügbar und können gemäß der Lösungsspezifikation für die Peripherieinitialisierung mit CoreConfigP und CoreResetP verbunden werden.

Ausführliche Informationen zum Konfigurieren und Verbinden der CoreConfigP- und CoreResetP-Cores finden Sie im Peripheral Initialization User Guide.

Anschlussbeschreibung

DDR-PHY-Schnittstelle
Tabelle 3-1 • DDR-PHY-Schnittstelle

Anschlussname	Richtung	Beschreibung
MDDR_CAS_N	AUS	DRAM CASN
MDDR_CKE	AUS	DRAM CKE
MDDR_CLK	AUS	Uhr, P-Seite
MDDR_CLK_N	AUS	Uhr, N-Seite
MDDR_CS_N	AUS	DRAM-CSN
MDDR_ODT	AUS	DRAM-ODT
MDDR_RAS_N	AUS	DRAM-RASN
MDDR_RESET_N	AUS	DRAM-Reset für DDR3. Ignorieren Sie dieses Signal für LPDDR- und DDR2-Schnittstellen. Markieren Sie es für LPDDR- und DDR2-Schnittstellen als unbenutzt.
MDDR_WE_N	AUS	DRAM WEN
MDDR_ADDR[15:0]	AUS	DRAM-Adressbits
MDDR_BA[2:0]	AUS	Adresse der Drambank
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	EIN AUS	Dram-Datenmaske
MDDR_DQS ([3:0]/[1:0]/[0])	EIN AUS	Dram Data Strobe Input/Output – P-Seite
MDDR_DQS_N ([3:0]/[1:0]/[0])	EIN AUS	Dram Data Strobe Input/Output – N-Seite
MDDR_DQ ([31:0]/[15:0]/[7:0])	EIN AUS	DRAM-Dateneingang/-ausgang
MDDR_DQS_TMATCH_0_IN	IN	FIFO im Signal
MDDR_DQS_TMATCH_0_OUT	AUS	FIFO-Ausgangssignal
MDDR_DQS_TMATCH_1_IN	IN	FIFO-In-Signal (nur 32-Bit)
MDDR_DQS_TMATCH_1_OUT	AUS	FIFO-Ausgangssignal (nur 32-Bit)
MDDR_DM_RDQS_ECC	EIN AUS	Dram-ECC-Datenmaske
MDDR_DQS_ECC	EIN AUS	Dram-ECC-Daten-Strobe-Ein-/Ausgang – P-Seite
MDDR_DQS_ECC_N	EIN AUS	Dram-ECC-Daten-Strobe-Ein-/Ausgang – N-Seite
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	EIN AUS	DRAM-ECC-Dateneingang/-ausgang
MDDR_DQS_TMATCH_ECC_IN	IN	ECC-FIFO im Signal
MDDR_DQS_TMATCH_ECC_OUT	AUS	ECC-FIFO-Ausgangssignal (nur 32-Bit)

Notiz: Portbreiten für einige Ports ändern sich abhängig von der Auswahl der PHY-Breite. Die Notation „[a:0]/[b:0]/[c:0]“ wird verwendet, um solche Ports zu bezeichnen, wobei sich „[a:0]“ auf die Portbreite bezieht, wenn eine 32-Bit-PHY-Breite ausgewählt ist , „[b:0]“ entspricht einer 16-Bit-PHY-Breite und „[c:0]“ entspricht einer 8-Bit-PHY-Breite.

Fabric Master AXI-Busschnittstelle
Tabelle 3-2 • Fabric-Master-AXI-Busschnittstelle

Anschlussname	Richtung	Beschreibung
DDR_AXI_S_AWREADY	AUS	Schreibadresse bereit
DDR_AXI_S_WREADY	AUS	Schreibadresse bereit
DDR_AXI_S_BID[3:0]	AUS	Antwort-ID
DDR_AXI_S_BRESP[1:0]	AUS	Antwort schreiben
DDR_AXI_S_BVALID	AUS	Antwort schreiben gültig
DDR_AXI_S_ARREADY	AUS	Leseadresse bereit
DDR_AXI_S_RID[3:0]	AUS	ID lesen Tag
DDR_AXI_S_RRESP[1:0]	AUS	Antwort lesen
DDR_AXI_S_RDATA[63:0]	AUS	Daten lesen
DDR_AXI_S_RLAST	AUS	Read Last Dieses Signal zeigt die letzte Übertragung in einem Lese-Burst an
DDR_AXI_S_RVALID	AUS	Leseadresse gültig
DDR_AXI_S_AWID[3:0]	IN	Adress-ID schreiben
DDR_AXI_S_AWADDR[31:0]	IN	Adresse schreiben
DDR_AXI_S_AWLEN[3:0]	IN	Burst-Länge
DDR_AXI_S_AWSIZE[1:0]	IN	Burst-Größe
DDR_AXI_S_AWBURST[1:0]	IN	Burst-Typ
DDR_AXI_S_AWLOCK[1:0]	IN	Sperrtyp Dieses Signal liefert zusätzliche Informationen über die atomaren Eigenschaften der Übertragung
DDR_AXI_S_AWVALID	IN	Schreibadresse gültig
DDR_AXI_S_WID[3:0]	IN	Daten-ID schreiben tag
DDR_AXI_S_WDATA[63:0]	IN	Daten schreiben
DDR_AXI_S_WSTRB[7:0]	IN	Stroboskope schreiben
DDR_AXI_S_WLAST	IN	Schreiben Sie zuletzt
DDR_AXI_S_WVALID	IN	Schreiben Sie gültig
DDR_AXI_S_BREADY	IN	Schreiben Sie bereit
DDR_AXI_S_ARID[3:0]	IN	Adress-ID lesen
DDR_AXI_S_ARADDR[31:0]	IN	Adresse lesen
DDR_AXI_S_ARLEN[3:0]	IN	Burst-Länge
DDR_AXI_S_ARSIZE[1:0]	IN	Burst-Größe
DDR_AXI_S_ARBURST[1:0]	IN	Burst-Typ
DDR_AXI_S_ARLOCK[1:0]	IN	Sperrtyp
DDR_AXI_S_ARVALID	IN	Leseadresse gültig
DDR_AXI_S_RREADY	IN	Leseadresse bereit

Tabelle 3-2 • Fabric-Master-AXI-Busschnittstelle (Fortsetzung)

Anschlussname	Richtung	Beschreibung
DDR_AXI_S_CORE_RESET_N	IN	Globaler MDDR-Reset
DDR_AXI_S_RMW	IN	Gibt an, ob alle Bytes einer 64-Bit-Lane für alle Beats einer AXI-Übertragung gültig sind. 0: Gibt an, dass alle Bytes in allen Beats im Burst gültig sind und der Controller standardmäßig Befehle schreiben sollte 1: Gibt an, dass einige Bytes ungültig sind und der Controller standardmäßig RMW-Befehle verwenden sollte Dies wird als Seitenbandsignal des AXI-Schreibadressenkanals klassifiziert und ist mit dem AWVALID-Signal gültig. Wird nur verwendet, wenn ECC aktiviert ist.

Fabric Master AHB0-Busschnittstelle
Tabelle 3-3 • Fabric-Master-AHB0-Busschnittstelle

Anschlussname	Richtung	Beschreibung
DDR_AHB0_SHREADYOUT	AUS	AHBL-Slave bereit – Wenn High für einen Schreibvorgang zeigt an, dass der MDDR bereit ist, Daten zu akzeptieren, und wenn High für einen Lesevorgang anzeigt, dass Daten gültig sind
DDR_AHB0_SHRESP	AUS	AHBL-Antwortstatus – Wenn es am Ende einer Transaktion hoch getrieben wird, zeigt dies an, dass die Transaktion mit Fehlern abgeschlossen wurde. Wenn es am Ende einer Transaktion niedrig getrieben wird, zeigt dies an, dass die Transaktion erfolgreich abgeschlossen wurde.
DDR_AHB0_SHRDATA[31:0]	AUS	AHBL-Lesedaten – Liest Daten vom MDDR-Slave zum Fabric-Master
DDR_AHB0_SHSEL	IN	AHBL-Slave-Auswahl – Wenn aktiviert, ist der MDDR der aktuell ausgewählte AHBL-Slave auf dem Fabric-AHB-Bus
DDR_AHB0_SHADDR[31:0]	IN	AHBL-Adresse – Byte-Adresse auf der AHBL-Schnittstelle
DDR_AHB0_SHBURST[2:0]	IN	AHBL-Burst-Länge
DDR_AHB0_SHSIZE[1:0]	IN	AHBL-Übertragungsgröße – Zeigt die Größe der aktuellen Übertragung an (nur 8/16/32-Byte-Transaktionen)
DDR_AHB0_SHTRANS[1:0]	IN	AHBL Überweisungstyp – Gibt den Überweisungstyp der aktuellen Transaktion an
DDR_AHB0_SHMASTLOCK	IN	AHBL-Sperre – Wenn aktiviert, ist die aktuelle Übertragung Teil einer gesperrten Transaktion
DDR_AHB0_SHWRITE	IN	AHBL schreiben – Wenn hoch, zeigt dies an, dass die aktuelle Transaktion ein Schreibvorgang ist. Niedrig bedeutet, dass die aktuelle Transaktion ein Lesevorgang ist
DDR_AHB0_S_HREADY	IN	AHBL bereit – Wenn hoch, zeigt dies an, dass der MDDR bereit ist, eine neue Transaktion zu akzeptieren
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL-Daten schreiben – Daten vom Fabric-Master auf den MDDR schreiben

Fabric Master AHB1-Busschnittstelle
Tabelle 3-4 • Fabric-Master-AHB1-Busschnittstelle

Anschlussname	Richtung	Beschreibung
DDR_AHB1_SHREADYOUT	AUS	AHBL-Slave bereit – Wenn High für einen Schreibvorgang zeigt an, dass der MDDR bereit ist, Daten zu akzeptieren, und wenn High für einen Lesevorgang anzeigt, dass Daten gültig sind
DDR_AHB1_SHRESP	AUS	AHBL-Antwortstatus – Wenn es am Ende einer Transaktion hoch getrieben wird, zeigt dies an, dass die Transaktion mit Fehlern abgeschlossen wurde. Wenn es am Ende einer Transaktion niedrig getrieben wird, zeigt dies an, dass die Transaktion erfolgreich abgeschlossen wurde.
DDR_AHB1_SHRDATA[31:0]	AUS	AHBL-Lesedaten – Liest Daten vom MDDR-Slave zum Fabric-Master
DDR_AHB1_SHSEL	IN	AHBL-Slave-Auswahl – Wenn aktiviert, ist der MDDR der aktuell ausgewählte AHBL-Slave auf dem Fabric-AHB-Bus
DDR_AHB1_SHADDR[31:0]	IN	AHBL-Adresse – Byte-Adresse auf der AHBL-Schnittstelle
DDR_AHB1_SHBURST[2:0]	IN	AHBL-Burst-Länge
DDR_AHB1_SHSIZE[1:0]	IN	AHBL-Übertragungsgröße – Zeigt die Größe der aktuellen Übertragung an (nur 8/16/32-Byte-Transaktionen)
DDR_AHB1_SHTRANS[1:0]	IN	AHBL Überweisungstyp – Gibt den Überweisungstyp der aktuellen Transaktion an
DDR_AHB1_SHMASTLOCK	IN	AHBL-Sperre – Wenn aktiviert, ist die aktuelle Übertragung Teil einer gesperrten Transaktion
DDR_AHB1_SHWRITE	IN	AHBL schreiben – Wenn hoch, zeigt dies an, dass die aktuelle Transaktion ein Schreibvorgang ist. Niedrig bedeutet, dass die aktuelle Transaktion ein Lesevorgang ist.
DDR_AHB1_SHREADY	IN	AHBL bereit – Wenn hoch, zeigt dies an, dass der MDDR bereit ist, eine neue Transaktion zu akzeptieren
DDR_AHB1_SHWDATA[31:0]	IN	AHBL-Daten schreiben – Daten vom Fabric-Master auf den MDDR schreiben

Soft-Memory-Controller-Modus AXI-Bus-Schnittstelle
Tabelle 3-5 • Soft-Memory-Controller-Modus AXI-Bus-Schnittstelle

Anschlussname	Richtung	Beschreibung
SMC_AXI_M_WLAST	AUS	Schreiben Sie zuletzt
SMC_AXI_M_WVALID	AUS	Schreiben Sie gültig
SMC_AXI_M_AWLEN[3:0]	AUS	Burst-Länge
SMC_AXI_M_AWBURST[1:0]	AUS	Burst-Typ
SMC_AXI_M_BREADY	AUS	Antwort bereit
SMC_AXI_M_AWVALID	AUS	Schreibadresse gültig
SMC_AXI_M_AWID[3:0]	AUS	Adress-ID schreiben
SMC_AXI_M_WDATA[63:0]	AUS	Daten schreiben
SMC_AXI_M_ARVALID	AUS	Leseadresse gültig
SMC_AXI_M_WID[3:0]	AUS	Daten-ID schreiben tag
SMC_AXI_M_WSTRB[7:0]	AUS	Stroboskope schreiben
SMC_AXI_M_ARID[3:0]	AUS	Adress-ID lesen
SMC_AXI_M_ARADDR[31:0]	AUS	Adresse lesen
SMC_AXI_M_ARLEN[3:0]	AUS	Burst-Länge
SMC_AXI_M_ARSIZE[1:0]	AUS	Burst-Größe
SMC_AXI_M_ARBURST[1:0]	AUS	Burst-Typ
SMC_AXI_M_AWADDR[31:0]	AUS	Adresse schreiben
SMC_AXI_M_RREADY	AUS	Leseadresse bereit
SMC_AXI_M_AWSIZE[1:0]	AUS	Burst-Größe
SMC_AXI_M_AWLOCK[1:0]	AUS	Sperrtyp Dieses Signal liefert zusätzliche Informationen über die atomaren Eigenschaften der Übertragung
SMC_AXI_M_ARLOCK[1:0]	AUS	Sperrtyp
SMC_AXI_M_BID[3:0]	IN	Antwort-ID
SMC_AXI_M_RID[3:0]	IN	ID lesen Tag
SMC_AXI_M_RRESP[1:0]	IN	Antwort lesen
SMC_AXI_M_BRESP[1:0]	IN	Antwort schreiben
SMC_AXI_M_AWREADY	IN	Schreibadresse bereit
SMC_AXI_M_RDATA[63:0]	IN	Daten lesen
SMC_AXI_M_WREADY	IN	Schreiben Sie bereit
SMC_AXI_M_BVALID	IN	Antwort schreiben gültig
SMC_AXI_M_ARREADY	IN	Leseadresse bereit
SMC_AXI_M_RLAST	IN	Read Last Dieses Signal zeigt die letzte Übertragung in einem Lese-Burst an
SMC_AXI_M_RVALID	IN	Gültig lesen

Soft-Memory-Controller-Modus AHB0-Busschnittstelle
Tabelle 3-6 • Soft-Memory-Controller-Modus AHB0-Busschnittstelle

Anschlussname	Richtung	Beschreibung
SMC_AHB_M_HBURST[1:0]	AUS	AHBL-Burst-Länge
SMC_AHB_M_HTRANS[1:0]	AUS	AHBL Überweisungstyp – Gibt den Überweisungstyp der aktuellen Transaktion an.
SMC_AHB_M_HMASTLOCK	AUS	AHBL-Sperre – Wenn aktiviert, ist die aktuelle Übertragung Teil einer gesperrten Transaktion
SMC_AHB_M_HWRITE	AUS	AHBL schreiben – Wenn hoch, zeigt dies an, dass die aktuelle Transaktion ein Schreibvorgang ist. Niedrig bedeutet, dass die aktuelle Transaktion ein Lesevorgang ist
SMC_AHB_M_HSIZE[1:0]	AUS	AHBL-Übertragungsgröße – Zeigt die Größe der aktuellen Übertragung an (nur 8/16/32-Byte-Transaktionen)
SMC_AHB_M_HWDATA[31:0]	AUS	AHBL-Daten schreiben – Daten vom MSS-Master auf den Fabric Soft Memory Controller schreiben
SMC_AHB_M_HADDR[31:0]	AUS	AHBL-Adresse – Byte-Adresse auf der AHBL-Schnittstelle
SMC_AHB_M_HRESP	IN	AHBL-Antwortstatus – Wenn es am Ende einer Transaktion hoch getrieben wird, zeigt dies an, dass die Transaktion mit Fehlern abgeschlossen wurde. Wenn es am Ende einer Transaktion niedrig getrieben wird, zeigt dies an, dass die Transaktion erfolgreich abgeschlossen wurde
SMC_AHB_M_HRDATA[31:0]	IN	AHBL-Lesedaten – Liest Daten vom Fabric Soft Memory Controller zum MSS-Master
SMC_AHB_M_HREADY	IN	AHBL bereit – Hoch zeigt an, dass der AHBL-Bus bereit ist, eine neue Transaktion zu akzeptieren

Produkt-Support

Die Microsemi SoC Products Group unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webWebsite, E-Mail und weltweite Vertriebsniederlassungen. Dieser Anhang enthält Informationen zur Kontaktaufnahme mit der Microsemi SoC Products Group und zur Nutzung dieser Supportdienste.
Kundendienst
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Technische Unterstützung
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Auf der Homepage der Microsemi SoC Products Group finden Sie unter eine Vielzahl von technischen und nicht-technischen Informationen www.microsemi.com/soc.
Kontaktaufnahme mit dem technischen Kundendienstzentrum des Kunden
Hochqualifizierte Ingenieure besetzen das Technical Support Center. Das Technical Support Center kann per E-Mail oder über die Microsemi SoC Products Group kontaktiert werden webWebsite.
E-Mail
Sie können Ihre technischen Fragen an unsere E-Mail-Adresse senden und Antworten per E-Mail, Fax oder Telefon erhalten. Wenn Sie Designprobleme haben, können Sie Ihr Design auch per E-Mail senden files um Hilfe zu erhalten. Wir überwachen das E-Mail-Konto den ganzen Tag über. Wenn Sie Ihre Anfrage an uns senden, geben Sie bitte unbedingt Ihren vollständigen Namen, Firmennamen und Ihre Kontaktinformationen für eine effiziente Bearbeitung Ihrer Anfrage an.
Die E-Mail-Adresse des technischen Supports lautet soc_tech@microsemi.com.
Meine Fälle
Kunden der Microsemi SoC Products Group können technische Fälle online einreichen und verfolgen, indem sie zu „Meine Fälle“ gehen.
Außerhalb der USA
Kunden, die außerhalb der US-Zeitzonen Hilfe benötigen, können sich entweder per E-Mail an den technischen Support wenden (soc_tech@microsemi.com) oder wenden Sie sich an ein lokales Verkaufsbüro.
Unter „Über uns“ finden Sie Auflistungen von Verkaufsbüros und Unternehmenskontakte.
Verkaufsstellenverzeichnisse finden Sie unter www.microsemi.com/soc/company/contact/default.aspx.
ITAR Technischer Support
Wenden Sie sich für technischen Support zu RH- und RT-FPGAs, die den International Traffic in Arms Regulations (ITAR) unterliegen, an uns unter soc_tech_itar@microsemi.com. Alternativ können Sie in Meine Fälle Ja in der ITAR-Dropdown-Liste auswählen. Eine vollständige Liste der ITAR-regulierten Microsemi-FPGAs finden Sie auf der ITAR web Seite.

Über Microsemi
Die Microsemi Corporation (Nasdaq: MSCC) bietet ein umfassendes Portfolio an Halbleiter- und Systemlösungen für die Märkte Kommunikation, Verteidigung und Sicherheit, Luft- und Raumfahrt und Industrie. Zu den Produkten gehören hochleistungsfähige und strahlungsfeste analoge integrierte Mischsignalschaltungen, FPGAs, SoCs und ASICs; Power-Management-Produkte; Timing- und Synchronisationsgeräte und präzise Zeitlösungen, die den weltweiten Zeitstandard setzen; Sprachverarbeitungsgeräte; HF-Lösungen; diskrete Komponenten; Speicher- und Kommunikationslösungen für Unternehmen, Sicherheitstechnologien und skalierbarer Anti-Tamper Produkte; Ethernet-Lösungen; Power-over-Ethernet-ICs und -Midspans; sowie kundenspezifische Designmöglichkeiten und Dienstleistungen. Microsemi hat seinen Hauptsitz in Aliso Viejo, Kalifornien, und beschäftigt weltweit etwa 4,800 Mitarbeiter. Erfahren Sie mehr unter www.microsemi.com.
Microsemi gibt keine Gewährleistung, Zusicherung oder Garantie in Bezug auf die hierin enthaltenen Informationen oder die Eignung seiner Produkte und Dienstleistungen für einen bestimmten Zweck, noch übernimmt Microsemi irgendeine Haftung, die sich aus der Anwendung oder Verwendung eines Produkts oder einer Schaltung ergibt. Die hierunter verkauften Produkte und alle anderen von Microsemi verkauften Produkte wurden begrenzten Tests unterzogen und sollten nicht in Verbindung mit unternehmenskritischen Geräten oder Anwendungen verwendet werden. Alle Leistungsspezifikationen gelten als zuverlässig, werden jedoch nicht verifiziert, und der Käufer muss alle Leistungs- und sonstigen Tests der Produkte allein und zusammen mit oder installiert in Endprodukten durchführen und abschließen. Der Käufer darf sich nicht auf von Microsemi bereitgestellte Daten und Leistungsspezifikationen oder Parameter verlassen. Es liegt in der Verantwortung des Käufers, die Eignung aller Produkte unabhängig zu bestimmen und diese zu testen und zu verifizieren. Die hierunter von Microsemi bereitgestellten Informationen werden „wie besehen, wo sie sind“ und mit allen Fehlern bereitgestellt, und das gesamte mit diesen Informationen verbundene Risiko liegt vollständig beim Käufer. Microsemi gewährt keiner Partei ausdrücklich oder stillschweigend Patentrechte, Lizenzen oder andere IP-Rechte, weder in Bezug auf diese Informationen selbst noch auf alles, was in diesen Informationen beschrieben wird. Die in diesem Dokument bereitgestellten Informationen sind Eigentum von Microsemi, und Microsemi behält sich das Recht vor, jederzeit ohne Vorankündigung Änderungen an den Informationen in diesem Dokument oder an Produkten und Dienstleistungen vorzunehmen.

Hauptsitz von Microsemi
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5-02-00377-5/11.16

Dokumente / Ressourcen

Konfiguration des Microsemi SmartFusion2 MSS DDR-Controllers [pdf] Benutzerhandbuch SmartFusion2 MSS DDR-Controller-Konfiguration, SmartFusion2 MSS, DDR-Controller-Konfiguration, Controller-Konfiguration

Verweise

• Bedienungsanleitung