intel FPGA Programmable Acceleration Card N3000 User Guide
Panimula
Background
Ang Intel FPGA Programmable Acceleration Card N3000 sa isang virtualized radio access network (vRAN) ay nangangailangan ng suporta para sa IEEE1588v2 bilang Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) upang mag-iskedyul ng mga gawain sa software nang naaangkop. Ang Intel Ethernet Controller XL710 sa Intel® FPGA PAC N3000 ay nagbibigay ng suporta sa IEEE1588v2. Gayunpaman, ang FPGA data path ay nagpapakilala ng jitter na nakakaapekto sa pagganap ng PTP. Ang pagdaragdag ng isang transparent clock (T-TC) circuit ay nagbibigay-daan sa Intel FPGA PAC N3000 na mabayaran ang FPGA internal latency nito at pinapagaan ang mga epekto ng jitter, na nagpapahintulot sa T-TSC na tantiyahin ang Oras ng Araw (ToD) ng Grandmaster nang mahusay.
Layunin
Pinapatunayan ng mga pagsubok na ito ang paggamit ng Intel FPGA PAC N3000 bilang alipin ng IEEE1588v2 sa Open Radio Access Network (O-RAN). Inilalarawan ng dokumentong ito ang:
- Test setup
- Proseso ng pagpapatunay
- Pagsusuri ng pagganap ng transparent na mekanismo ng orasan sa landas ng FPGA ng Intel FPGA PAC N3000
- PTP performance ng Intel FPGA PAC N3000 Ang performance ng Intel FPGA PAC N3000 na sumusuporta sa transparent na orasan ay
kumpara sa Intel FPGA PAC N3000 na walang transparent na orasan pati na rin sa isa pang Ethernet card na XXV710 sa ilalim ng iba't ibang kundisyon ng trapiko at mga configuration ng PTP.
Mga Tampok at Limitasyon
Ang mga tampok at limitasyon sa pagpapatunay para sa suporta ng Intel FPGA PAC N3000 IEEE1588v2 ay ang mga sumusunod:
- Software stack na ginamit: Linux PTP Project (PTP4l)
- Sinusuportahan ang sumusunod na telecom profiles:
- 1588v2 (default)
- G.8265.1
- G.8275.1
- Sinusuportahan ang two-step na PTP slave clock.
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
- Sinusuportahan ang end-to-end multicast mode.
- Sinusuportahan ang PTP message exchange frequency na hanggang 128 Hz.
- Ito ay isang limitasyon ng validation plan at nagtatrabaho sa Grandmaster. Maaaring posible ang mga pagsasaayos ng PTP na mas mataas sa 128 packet bawat segundo para sa mga mensaheng PTP.
- Dahil sa mga limitasyon ng Cisco* Nexus* 93180YC-FX switch na ginamit sa validation setup, ang mga resulta ng performance sa ilalim ng mga kundisyon ng trapiko ng iperf3 ay tumutukoy sa PTP message exchange rate na 8 Hz.
- Suporta sa Encapsulation:
- Transport over L2 (raw Ethernet) at L3 (UDP/IPv4/IPv6)
Tandaan: Sa dokumentong ito, lahat ng resulta ay gumagamit ng iisang 25Gbps Ethernet link.
- Transport over L2 (raw Ethernet) at L3 (UDP/IPv4/IPv6)
Mga Tool at Mga Bersyon ng Driver
| Mga gamit | Bersyon |
| BIOS | Intel Server Board S2600WF 00.01.0013 |
| OS | CentOS 7.6 |
| Kernel | kernel-rt-3.10.0-693.2.2.rt56.623.el7.src. |
| Data Plane Development Kit (DPDK) | 18.08 |
| Intel C Compiler | 19.0.3 |
| Intel XL710 Driver (i40e driver) | 2.8.432.9.21 |
| PTP4l | 2.0 |
| IxExplorer | 8.51.1800.7 EA-Patch1 |
| lperf3 | 3.0.11 |
| trafgen | Netsniff-ng 0.6.6 Toolkit |
Pagsusuri sa Trapiko ng IXIA
Ang unang set ng PTP performance benchmarks para sa Intel FPGA PAC N3000 ay gumagamit ng isang IXIA* solution para sa network at PTP conformance testing. Ang IXIA XGS2 chassis box ay may kasamang IXIA 40 PORT NOVUS-R100GE8Q28 card at IxExplorer na nagbibigay ng graphical interface para sa pag-set up ng virtual na PTP Grandmaster sa DUT (Intel FPGA PAC N3000) sa isang solong 25 Gbps na direktang koneksyon sa Ethernet. Ang block diagram sa ibaba ay naglalarawan ng target na pagsubok na topolohiya para sa mga benchmark na nakabatay sa IXIA. Ang lahat ng mga resulta ay gumagamit ng IXIA-generated na trapiko para sa ingress traffic tests at ginagamit ang trafgen tool sa Intel FPGA PAC N3000 host para sa egress traffic tests, kung saan ang direksyon ng pagpasok o paglabas ay palaging mula sa pananaw ng DUT (Intel FPGA PAC N3000 ) host. Sa parehong mga kaso, ang average na rate ng trapiko ay 24 Gbps. Ang test setup na ito ay nagbibigay ng baseline characterization ng PTP performance ng Intel FPGA PAC N3000 na may T-TC mechanism na pinagana, pati na rin ang paghahambing nito sa non-TC Intel FPGA PAC N3000 factory image sa ilalim ng ITU-T G.8275.1 PTP profile.
Topology para sa Intel FPGA PAC N3000 Traffic Tests sa ilalim ng IXIA Virtual Grandmaster
IXIA Traffic Test Resulta
Kinukuha ng sumusunod na pagsusuri ang pagganap ng PTP ng Intel FPGA PAC N3000 na pinagana ng TC sa ilalim ng mga kondisyon ng trapiko sa pagpasok at paglabas. Sa seksyong ito, ang PTP profile Ang G.8275.1 ay pinagtibay para sa lahat ng mga pagsubok sa trapiko at pangongolekta ng data.
Laki ng Master Offset
Ang sumusunod na figure ay nagpapakita ng magnitude ng master offset na naobserbahan ng PTP4l slave client ng Intel FPGA PAC N3000 host bilang isang function ng lumipas na oras sa ilalim ng ingress, egress at bidirectional traffic (average throughput na 24.4Gbps).
Mean Path Delay (MPD)
Ang sumusunod na figure ay nagpapakita ng ibig sabihin ng pagkaantala ng landas, gaya ng kinakalkula ng PTP4 slave na gumagamit ng Intel FPGA PAC N3000 bilang isang network interface card, para sa parehong pagsubok tulad ng figure sa itaas. Ang kabuuang tagal ng bawat isa sa tatlong pagsubok sa trapiko ay hindi bababa sa 16 na oras.
Inililista ng sumusunod na talahanayan ang istatistikal na pagsusuri ng tatlong pagsubok sa trapiko. Sa ilalim ng load ng trapiko na malapit sa kapasidad ng channel, ang PTP4l slave na gumagamit ng Intel FPGA PAC N3000 ay nagpapanatili ng phase offset nito sa virtual grandmaster ng IXIA sa loob ng 53 ns para sa lahat ng mga pagsubok sa trapiko. Bilang karagdagan, ang standard deviation ng master offset magnitude ay mas mababa sa 5 ns.
Mga Detalye ng Istatistika sa Pagganap ng PTP
| G.8275.1 PTP Profile | Trapiko sa Ingress (24Gbps) | Trapiko sa Paglabas (24Gbps) | Bidirectional na Trapiko (24Gbps) |
| RMS | 6.35 ns | 8.4 ns | 9.2 ns |
| StdDev (ng abs(max) offset) | 3.68 ns | 3.78 ns | 4.5 ns |
| StdDev (ng MPD) | 1.78 ns | 2.1 ns | 2.38 ns |
| Max offset | 36 ns | 33 ns | 53 ns |
Ang mga sumusunod na figure ay kumakatawan sa magnitude ng master offset at ang mean path delay (MPD), sa ilalim ng 16 na oras na 24 Gbps bidirectional traffic test para sa iba't ibang PTP encapsulation. Ang mga kaliwang graph sa mga figure na ito ay tumutukoy sa mga PTP benchmark sa ilalim ng IPv4/UDP encapsulation, habang ang PTP messaging encapsulation ng mga tamang graph ay nasa L2 (raw Ethernet). Ang pagganap ng alipin ng PTP4l ay medyo magkatulad, ang pinakamasamang kaso ng master offset magnitude ay 53 ns at 45 ns para sa IPv4/UDP at L2 encapsulation, ayon sa pagkakabanggit. Ang standard deviation ng magnitude offset ay 4.49 ns at 4.55 ns para sa IPv4/UDP at L2 encapsulation, ayon sa pagkakabanggit.
Laki ng Master Offset
Ipinapakita ng sumusunod na figure ang magnitude ng master offset sa ilalim ng 24 Gbps bidirectional traffic, IPv4 (kaliwa) at L2 (kanan) encapsulation, G8275.1 Profile.
Mean Path Delay (MPD)
Ipinapakita ng sumusunod na figure ang mean path delay ng Intel FPGA PAC N3000 host PTP4l slave sa ilalim ng 24 Gbps bidirectional traffic, IPv4 (kaliwa) at L2 (kanan) encapsulation, G8275.1 Profile.
Ang mga ganap na halaga ng MPD ay hindi isang malinaw na indikasyon ng pagkakapare-pareho ng PTP, dahil ito ay depende sa haba ng mga cable, data path latency at iba pa; gayunpaman, ang pagtingin sa mababang variation ng MPD (2.381 ns at 2.377 ns para sa IPv4 at L2 case, ayon sa pagkakabanggit) ay ginagawang malinaw na ang pagkalkula ng PTP MPD ay patuloy na tumpak sa parehong mga encapsulation. Bine-verify nito ang pare-pareho ng pagganap ng PTP sa parehong mga mode ng encapsulation. Ang pagbabago sa antas sa kinakalkulang MPD sa L2 graph (sa figure sa itaas, kanang graph) ay dahil sa incremental na epekto ng inilapat na trapiko. Una, ang channel ay idle (MPD rms ay 55.3 ns), pagkatapos ay inilapat ang pagpasok ng trapiko (pangalawang incremental na hakbang, MPD rms ay 85.44 ns), na sinusundan ng sabay-sabay na paglabas ng trapiko, na nagreresulta sa isang kinakalkula na MPD na 108.98 ns. Ang mga sumusunod na figure overlay ang magnitude ng master offset at ang kalkuladong MPD ng bidirectional traffic test na inilapat sa parehong PTP4l slave gamit ang Intel FPGA PAC N3000 na may T-TC na mekanismo, gayundin sa isa pang gumagamit ng Intel FPGA PACN3000 na walang TC functionality. Ang T-TC Intel FPGA PAC N3000 tests (orange) ay nagsisimula sa time zero, habang ang PTP test na gumagamit ng non-TC Intel FPGA PAC N3000 (asul) ay nagsisimula sa paligid ng T = 2300 segundo.
Laki ng Master Offset
Ang sumusunod na figure ay nagpapakita ng magnitude ng master offset sa ilalim ng Ingress traffic (24 Gbps), na may at walang TTC support, G.8275.1 Profile.
Sa figure sa itaas, ang pagganap ng PTP ng TC-enabled na Intel FPGA PAC N3000 sa ilalim ng trapiko ay katulad ng hindi TC Intel FPGA PAC N3000 sa unang 2300 segundo. Ang pagiging epektibo ng mekanismo ng T-TC sa Intel FPGA PAC N3000 ay naka-highlight sa segment ng pagsubok (pagkatapos ng ika-2300 segundo) kung saan ang pantay na pagkarga ng trapiko ay inilalapat sa mga interface ng parehong card. Katulad din sa figure sa ibaba, ang mga kalkulasyon ng MPD ay sinusunod bago at pagkatapos ilapat ang trapiko sa channel. Ang pagiging epektibo ng mekanismo ng T-TC ay naka-highlight sa pagbabayad para sa oras ng paninirahan ng mga packet na siyang packet latency sa pamamagitan ng FPGA path sa pagitan ng 25G at 40G MACs.
Mean Path Delay (MPD)
Ipinapakita ng sumusunod na figure ang ibig sabihin ng pagkaantala ng landas ng Intel FPGA PAC N3000 host PTP4l slave sa ilalim ng Ingress traffic (24 Gbps), na may at walang suporta sa T-TC, G.8275.1 Profile.
Ang mga figure na ito ay nagpapakita ng servo algorithm ng alipin ng PTP4l, dahil sa pagwawasto ng oras ng paninirahan ng TC, nakikita namin ang mga maliliit na pagkakaiba sa average na mga kalkulasyon ng pagkaantala ng landas. Samakatuwid, ang epekto ng mga pagbabago sa pagkaantala sa master offset approximation ay nababawasan. Inililista ng sumusunod na talahanayan ang statistical analysis sa performance ng PTP, na kinabibilangan ng RMS at standard deviation ng master offset, standard deviation ng mean path delay, pati na rin ang worst-case master offset para sa Intel FPGA PAC N3000 na may at walang T- Suporta sa TC.
Mga Detalye ng Istatistika sa Pagganap ng PTP sa Ilalim ng Trapiko ng Ingress
| Trapiko sa Ingress (24Gbps) G.8275.1 PTP Profile | Intel FPGA PAC N3000 na may T-TC | Intel FPGA PAC N3000 na walang T-TC |
| RMS | 6.34 ns | 40.5 ns |
| StdDev (ng abs(max) offset) | 3.65 ns | 15.5 ns |
| StdDev (ng MPD) | 1.79 ns | 18.1 ns |
| Max offset | 34 ns | 143 ns |
Isang direktang paghahambing ng Intel FPGA PAC N3000 na sinusuportahan ng TC sa hindi bersyon ng TC
Ipinapakita na ang pagganap ng PTP ay 4x hanggang 6x na mas mababa kaugnay ng alinman sa istatistika
mga sukatan (worst-case, RMS o standard deviation ng master offset). Ang pinakamasamang kaso
master offset para sa G.8275.1 PTP configuration ng T-TC Intel FPGA PAC N3000 ay 34
ns sa ilalim ng mga kundisyon ng trapiko sa pagpasok sa limitasyon ng bandwidth ng channel (24.4Gbps).
lperf3 Pagsusuri sa Trapiko
Inilalarawan ng seksyong ito ang pagsubok sa pag-benchmark ng trapiko ng iperf3 upang higit pang suriin ang pagganap ng PTP ng Intel FPGA PAC N3000. Ang tool na iperf3 ay ginamit upang tularan ang mga aktibong kondisyon ng trapiko. Ang topology ng network ng mga benchmark ng trapiko ng iperf3, na ipinapakita sa figure sa ibaba, ay nagsasangkot ng koneksyon ng dalawang server, bawat isa ay gumagamit ng isang DUT card (Intel FPGA PAC N3000 at XXV710), sa Cisco Nexus 93180YC FX switch. Ang switch ng Cisco ay gumaganap bilang Boundary Clock (T-BC) sa pagitan ng dalawang DUT PTP na alipin at ng Calnex Paragon-NEO Grandmaster.
Network Topology para sa Intel FPGA PAC N3000 lperf3 Traffic Test
Ang output ng PTP4l sa bawat isa sa mga DUT host ay nagbibigay ng mga sukat ng data ng pagganap ng PTP para sa bawat slave device sa setup (Intel FPGA PAC N3000 at XXV710). Para sa pagsubok sa trapiko ng iperf3, ang mga sumusunod na kundisyon at pagsasaayos ay nalalapat sa lahat ng mga graph at pagsusuri sa pagganap:
- 17 Gbps ang pinagsama-samang bandwidth ng trapiko (parehong TCP at UDP), alinman sa paglabas o pagpasok o bidirectional sa Intel FPGA PAC N3000.
- IPv4 encapsulation ng mga PTP packet, dahil sa limitasyon ng configuration sa Cisco Nexus 93180YC-FX switch.
- Limitado sa 8 packet/segundo ang exchange rate ng mensahe ng PTP, dahil sa limitasyon ng configuration sa switch ng Cisco Nexus 93180YC-FX.
perf3 Resulta ng Pagsusuri sa Trapiko
Kinukuha ng sumusunod na pagsusuri ang pagganap ng Intel FPGA PAC N3000 at XXV710 card, parehong sabay na gumaganap bilang network interface card ng mga alipin ng PTP (T-TSC) ang Calnex Paragon NEO Grandmaster sa pamamagitan ng T-BC Cisco switch.
Ang mga sumusunod na figure ay nagpapakita ng magnitude ng master offset at MPD sa paglipas ng panahon para sa tatlong magkakaibang pagsubok sa trapiko gamit ang Intel FPGA PAC N3000 na may T-TC at XXV710 card. Sa parehong mga card, ang bidirectional na trapiko ay may pinakamalaking epekto sa pagganap ng PTP4l. Ang mga tagal ng pagsubok sa trapiko ay 10 oras ang haba. Sa mga sumusunod na figure, ang buntot ng graph ay nagmamarka ng isang punto sa oras kung saan huminto ang trapiko at ang magnitude ng PTP master offset ay bumaba sa mababang antas nito, dahil sa idle channel.
Magnitude ng Master Offset para sa Intel FPGA PAC N3000
Ipinapakita ng sumusunod na figure ang mean path delay para sa Intel FPGA PAC N3000 na may T TC, sa ilalim ng ingress, egress at bidirectional iperf3 na trapiko.
Mean Path Delay (MPD) para sa Intel FPGA PAC N3000
Ipinapakita ng sumusunod na figure ang mean path delay para sa Intel FPGA PAC N3000 na may T TC, sa ilalim ng ingress, egress at bidirectional iperf3 na trapiko.
Magnitude ng Master Offset para sa XXV710
Ipinapakita ng sumusunod na figure ang magnitude ng master offset para sa XXV710, sa ilalim ng ingress, egress at bidirectional iperf3 na trapiko.
Mean Path Delay (MPD) para sa XXV710
Ipinapakita ng sumusunod na figure ang mean path delay para sa XXV710, sa ilalim ng ingress, egress at bidirectional iperf3 na trapiko.
Tungkol sa pagganap ng Intel FPGA PAC N3000 PTP, ang pinakamasamang kaso na master offset sa ilalim ng anumang kondisyon ng trapiko ay nasa loob ng 90 ns. Habang nasa ilalim ng parehong bidirectional na mga kundisyon ng trapiko, ang RMS ng Intel FPGA PAC N3000 master offset ay 5.6x na mas mahusay kaysa sa isa sa XXV710 card.
| Intel FPGA PAC N3000 | XXV710 Card | |||||
| Trapiko sa Ingress10G | Trapiko sa Paglabas 18G | Bidirectional na Trapiko18G | Trapiko sa Ingress18G | Trapiko sa Paglabas 10G | Bidirectional na Trapiko18G | |
| RMS | 27.6 ns | 14.2 ns | 27.2 ns | 93.96 ns | 164.2 ns | 154.7 ns |
| StdDev(ng abs(max) offset) | 9.8 ns | 8.7 ns | 14.6 ns | 61.2 ns | 123.8 ns | 100 ns |
| StdDev (ng MPD) | 21.6 ns | 9.2 ns | 20.6 ns | 55.58 ns | 55.3 ns | 75.9 ns |
| Max offset | 84 ns | 62 ns | 90 ns | 474 ns | 1,106 ns | 958 ns |
Kapansin-pansin, ang master offset ng Intel FPGA PAC N3000 ay may mas mababang standard deviation,
hindi bababa sa 5x na mas mababa kaysa sa XXV710 card, ay nangangahulugan na ang PTP approximation ng
Ang orasan ng Grandmaster ay hindi gaanong sensitibo sa latency o mga pagkakaiba-iba ng ingay sa ilalim ng trapiko sa
Intel FPGA PAC N3000.
Kung ihahambing sa IXIA Traffic Test Resulta sa pahina 5, ang pinakamasamang kaso ng
lumilitaw na mas mataas ang master offset na may T-TC enabled Intel FPGA PAC N3000. tsaka
ang mga pagkakaiba sa topology ng network at mga bandwidth ng channel, ito ay dahil sa Intel
Kinukuha ang FPGA PAC N3000 sa ilalim ng G.8275.1 PTP profile (16 Hz sync rate), habang
ang rate ng pag-sync ng mensahe sa kasong ito ay pinipigilan sa 8 packet bawat segundo.
Magnitude ng Master Offset na Paghahambing
Ang sumusunod na figure ay nagpapakita ng magnitude ng master offset na paghahambing sa ilalim ng bidirectional na iperf3 na trapiko.
Paghahambing ng Mean Path Delay (MPD).
Ipinapakita ng sumusunod na figure ang mean path delay na paghahambing sa ilalim ng bidirectional iperf3 na trapiko.
Ang mahusay na pagganap ng PTP ng Intel FPGA PAC N3000, kung ihahambing sa XXV710 card, ay sinusuportahan din ng maliwanag na mas mataas na paglihis ng kinakalkula na mean path delay (MPD) para sa XXV710 at Intel FPGA PAC N3000 sa bawat target na pagsubok sa trapiko, para sa exampang bidirectional iperf3 na trapiko. Huwag pansinin ang ibig sabihin ng halaga sa bawat kaso ng MPD, na maaaring mag-iba dahil sa maraming dahilan, gaya ng iba't ibang Ethernet cable at iba't ibang core latency. Ang naobserbahang pagkakaiba at pagtaas ng mga halaga para sa XXV710 card ay wala sa Intel FPGA PAC N3000.
RMS ng 8 Magkakasunod na Master Offset na Paghahambing
Konklusyon
Ang FPGA data path sa pagitan ng QSFP28 (25G MAC) at Intel XL710 (40G MAC) ay nagdaragdag ng variable na packet latency na nakakaapekto sa approximation accuracy ng PTP Slave. Ang pagdaragdag ng Transparent Clock (T-TC) na suporta sa FPGA soft logic ng Intel FPGA PAC N3000 ay nagbibigay ng kabayaran sa packet latency na ito sa pamamagitan ng pagdaragdag ng oras ng paninirahan nito sa field ng pagwawasto ng mga naka-encapsulate na mensahe ng PTP. Kinumpirma ng mga resulta na pinapabuti ng mekanismo ng T-TC ang pagganap ng katumpakan ng alipin ng PTP4l.
Gayundin, ang IXIA Traffic Test Result sa pahina 5 ay nagpapakita na ang T-TC na suporta sa FPGA data path ay nagpapahusay sa pagganap ng PTP nang hindi bababa sa 4x, kung ihahambing sa Intel FPGA PAC N3000 na walang suporta sa T-TC. Ang Intel FPGA PAC N3000 na may T-TC ay nagpapakita ng pinakamasamang kaso na master offset na 53 ns sa ilalim ng ingress, egress o bidirectional traffic load sa limitasyon ng kapasidad ng channel (25 Gbps). Samakatuwid, sa suporta ng T-TC, ang pagganap ng Intel FPGA PAC N3000 PTP ay parehong mas tumpak at mas madaling kapitan ng mga pagkakaiba-iba ng ingay.
Sa lperf3 Traffic Test sa pahina 10, ang pagganap ng PTP ng Intel FPGA PAC N3000 na may T-TC na pinagana ay inihambing laban sa isang XXV710 card. Nakuha ng pagsubok na ito ang data ng PTP4l para sa parehong mga orasan ng alipin sa ilalim ng trapiko sa pagpasok o paglabas na ipinagpapalit sa pagitan ng dalawang host ng Intel FPGA PAC N3000 at XXV710 card. Ang pinakamasamang kaso na master offset na naobserbahan sa Intel FPGA PAC N3000 ay hindi bababa sa 5x na mas mababa kaysa sa XXV710 card. Gayundin, ang karaniwang paglihis ng mga nakuhang offset ay nagpapatunay din na ang suporta ng T-TC ng Intel FPGA PAC N3000 ay nagbibigay-daan sa mas malinaw na pagtatantya ng orasan ng Grandmaster.
Upang higit pang mapatunayan ang pagganap ng PTP ng Intel FPGA PAC N3000, kasama sa mga potensyal na opsyon sa pagsubok ang:
- Pagpapatunay sa ilalim ng iba't ibang PTP profiles at mga rate ng mensahe para sa higit sa isang Ethernet link.
- Pagsusuri ng lperf3 Traffic Test sa pahina 10 na may mas advanced na switch na nagbibigay-daan sa mas mataas na PTP message rate.
- Pagsusuri ng T-SC functionality at ang PTP timing accuracy nito sa ilalim ng G.8273.2 Conformance Testing.
Kasaysayan ng Pagbabago ng Dokumento para sa IEEE 1588 V2 Test
| Dokumento Bersyon | Mga pagbabago |
| 2020.05.30 | Paunang paglabas. |
Mga Dokumento / Mga Mapagkukunan
 |
intel FPGA Programmable Acceleration Card N3000 [pdf] Gabay sa Gumagamit FPGA Programmable Acceleration Card, N3000, Programmable Acceleration Card N3000, FPGA Programmable Acceleration Card N3000, FPGA, IEEE 1588 V2 Test |
