इंटेल FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000 प्रयोगकर्ता गाइड

परिचय

पृष्ठभूमि

भर्चुअलाइज्ड रेडियो एक्सेस नेटवर्क (vRAN) मा Intel FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000 लाई IEEE1588v2 लाई प्रेसिजन टाइम प्रोटोकल (PTP) टेलिकम स्लेभ घडी (T-TSC) को रूपमा सफ्टवेयर कार्यहरू उचित रूपमा अनुसूचित गर्नको लागि समर्थन चाहिन्छ। Intel® FPGA PAC N710 मा Intel Ethernet Controller XL3000 ले IEEE1588v2 समर्थन प्रदान गर्दछ। जे होस्, FPGA डेटा पथले जिटर परिचय गराउँछ जसले PTP कार्यसम्पादनलाई असर गर्छ। पारदर्शी घडी (T-TC) सर्किट थप्दा Intel FPGA PAC N3000 लाई यसको FPGA आन्तरिक विलम्बताको क्षतिपूर्ति गर्न र जिटरको प्रभावहरूलाई कम गर्न सक्षम बनाउँछ, जसले T-TSC लाई ग्रान्डमास्टरको दिनको समय (ToD) कुशलतापूर्वक अनुमान गर्न अनुमति दिन्छ।

उद्देश्य

यी परीक्षणहरूले खुला रेडियो पहुँच नेटवर्क (O-RAN) मा IEEE3000v1588 दासको रूपमा Intel FPGA PAC N2 को प्रयोगलाई प्रमाणित गर्छ। यो कागजात वर्णन गर्दछ:

• परीक्षण सेटअप
• प्रमाणीकरण प्रक्रिया
• Intel FPGA PAC N3000 को FPGA मार्गमा पारदर्शी घडी संयन्त्रको प्रदर्शन मूल्याङ्कन
• Intel FPGA PAC N3000 को PTP प्रदर्शन पारदर्शी घडी समर्थन गर्ने Intel FPGA PAC N3000 को प्रदर्शन हो
  Intel FPGA PAC N3000 सँग पारदर्शी घडी बिनाको साथसाथै विभिन्न ट्राफिक अवस्था र PTP कन्फिगरेसनहरू अन्तर्गत अर्को इथरनेट कार्ड XXV710 सँग तुलना गर्नुहोस्।

सुविधाहरू र सीमाहरू

Intel FPGA PAC N3000 IEEE1588v2 समर्थनका लागि सुविधाहरू र प्रमाणीकरण सीमाहरू निम्नानुसार छन्:

• प्रयोग गरिएको सफ्टवेयर स्ट्याक: लिनक्स PTP परियोजना (PTP4l)
• निम्न टेलिकम प्रो समर्थन गर्दछfiles:
  •  1588v2 (पूर्वनिर्धारित)
  • जी 8265.1१११
  • जी 8275.1१११
• दुई-चरण PTP दास घडी समर्थन गर्दछ।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

• अन्त-देखि-अन्त मल्टिकास्ट मोडलाई समर्थन गर्दछ।
• 128 Hz सम्मको PTP सन्देश विनिमय आवृत्ति समर्थन गर्दछ।
  • यो प्रमाणीकरण योजना र कार्यरत ग्रान्डमास्टरको सीमितता हो। PTP सन्देशहरूको लागि 128 प्याकेट प्रति सेकेन्ड भन्दा उच्च PTP कन्फिगरेसनहरू सम्भव हुन सक्छ।
• प्रमाणीकरण सेटअपमा प्रयोग गरिएको Cisco* Nexus* 93180YC-FX स्विचको सीमितताका कारण, iperf3 ट्राफिक अवस्थाहरू अन्तर्गतको प्रदर्शन परिणामहरूले 8 Hz को PTP सन्देश विनिमय दरलाई जनाउँछ।
• इन्क्याप्सुलेशन समर्थन:
  • L2 (कच्चा इथरनेट) र L3 (UDP/IPv4/IPv6) माथि यातायात
    नोट: यस कागजातमा, सबै परिणामहरूले एकल 25Gbps इथरनेट लिङ्क प्रयोग गर्दछ।

उपकरण र चालक संस्करणहरू

उपकरणहरू	संस्करण
BIOS	इंटेल सर्भर बोर्ड S2600WF 00.01.0013
OS	CentOS 7.6
कर्नेल	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src।
डाटा प्लेन विकास किट (DPDK)	18.08
इंटेल सी कम्पाइलर	19.0.3
Intel XL710 चालक (i40e चालक)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
ट्राफजेन	Netsniff-ng 0.6.6 Toolkit

 IXIA ट्राफिक परीक्षण

Intel FPGA PAC N3000 को लागि PTP कार्यसम्पादन बेन्चमार्कको पहिलो सेटले नेटवर्क र PTP अनुरूपता परीक्षणको लागि IXIA* समाधान प्रयोग गर्दछ। IXIA XGS2 चेसिस बक्समा IXIA 40 PORT NOVUS-R100GE8Q28 कार्ड र IxExplorer समावेश छ जसले DUT (Intel FPGA PAC N3000) लाई एकल प्रत्यक्ष Ebpsnet जडानमा भर्चुअल PTP ग्रान्डमास्टर सेटअप गर्न ग्राफिकल इन्टरफेस प्रदान गर्दछ। तलको ब्लक रेखाचित्रले IXIA-आधारित बेन्चमार्कहरूको लागि लक्षित परीक्षण टोपोलोजीलाई चित्रण गर्दछ। सबै नतिजाहरूले इन्ग्रेस ट्राफिक परीक्षणहरूको लागि IXIA-उत्पन्न ट्राफिकको प्रयोग गर्दछ र इग्रेस ट्राफिक परीक्षणहरूको लागि Intel FPGA PAC N25 होस्टमा ट्राफजेन उपकरण प्रयोग गर्दछ, जहाँ प्रवेश वा निकास दिशा सधैं DUT (Intel FPGA PAC N3000) को दृष्टिकोणबाट हुन्छ। ) होस्ट। दुबै अवस्थामा, औसत ट्राफिक दर 3000 Gbps छ। यो परीक्षण सेटअपले T-TC संयन्त्र सक्षम भएको Intel FPGA PAC N24 को PTP कार्यसम्पादनको आधारभूत विशेषता प्रदान गर्दछ, साथै यसलाई ITU-T G.3000 PTP प्रो अन्तर्गत गैर-TC Intel FPGA PAC N3000 कारखाना छविसँग तुलना गर्दछ।file.

IXIA भर्चुअल ग्रान्डमास्टर अन्तर्गत Intel FPGA PAC N3000 ट्राफिक परीक्षणहरूको लागि टोपोलोजी

IXIA ट्राफिक परीक्षण परिणाम

निम्न विश्लेषणले TC-सक्षम Intel FPGA PAC N3000 को PTP कार्यसम्पादनलाई प्रवेश र बाहिर निस्कने ट्राफिक अवस्थाहरूमा कैद गर्दछ। यस खण्डमा, PTP प्रोfile G.8275.1 सबै ट्राफिक परीक्षण र डेटा सङ्कलनका लागि अपनाइयो।

मास्टर अफसेटको परिमाण

निम्न आंकडाले Intel FPGA PAC N4 होस्टको PTP3000l दास क्लाइन्टले प्रवेश, निस्कने र द्विदिशात्मक ट्राफिक (औसत थ्रुपुट 24.4Gbps) अन्तर्गत बितेको समयको कार्यको रूपमा अवलोकन गरेको मास्टर अफसेटको परिमाण देखाउँछ।

मीन पथ ढिलाइ (MPD)

निम्न आंकडाले माथिको आंकडा जस्तै समान परीक्षणको लागि, नेटवर्क इन्टरफेस कार्डको रूपमा Intel FPGA PAC N4 प्रयोग गर्ने PTP3000 स्लेभ द्वारा गणना गरिएको औसत मार्ग ढिलाइ देखाउँछ। प्रत्येक तीन ट्राफिक परीक्षणको कुल अवधि कम्तिमा 16 घण्टा हो।

निम्न तालिकाले तीन ट्राफिक परीक्षणहरूको सांख्यिकीय विश्लेषणलाई सूचीबद्ध गर्दछ। च्यानल क्षमताको नजिक ट्राफिक लोड अन्तर्गत, Intel FPGA PAC N4 प्रयोग गर्ने PTP3000l स्लेभले सबै ट्राफिक परीक्षणहरूको लागि 53 ns भित्र IXIA को भर्चुअल ग्रान्डमास्टरमा आफ्नो चरण अफसेट कायम राख्छ। थप रूपमा, मास्टर अफसेट परिमाणको मानक विचलन 5 एनएस भन्दा कम छ।

PTP प्रदर्शन मा सांख्यिकीय विवरण

G.8275.1 PTP प्रोfile	प्रवेश ट्राफिक (24Gbps)	निकास ट्राफिक (24Gbps)	द्विदिश यातायात (24Gbps)
RMS	6.35 एनएस	8.4 एनएस	9.2 एनएस
StdDev (abs (अधिकतम) अफसेट को)	3.68 एनएस	3.78 एनएस	4.5 एनएस
StdDev (MPD को)	1.78 एनएस	2.1 एनएस	2.38 एनएस
अधिकतम अफसेट	36 एनएस	33 एनएस	53 एनएस

 

विभिन्न PTP encapsulations को लागि 16-घण्टा लामो 24 Gbps द्विदिशात्मक ट्राफिक परीक्षण अन्तर्गत, निम्न तथ्याङ्कहरूले मास्टर अफसेटको परिमाण र औसत मार्ग ढिलाइ (MPD) को प्रतिनिधित्व गर्दछ। यी आंकडाहरूमा बायाँ ग्राफहरूले IPv4/UDP इन्क्याप्सुलेशन अन्तर्गत PTP बेन्चमार्कहरूलाई जनाउँछ, जबकि दायाँ ग्राफहरूको PTP सन्देश इन्क्याप्सुलेशन L2 (कच्चा इथरनेट) मा छ। PTP4l दास प्रदर्शन एकदम समान छ, सबैभन्दा खराब-केस मास्टर अफसेट परिमाण IPv53/UDP र L45 encapsulation को लागि क्रमशः 4 ns र 2 ns हो। परिमाण अफसेटको मानक विचलन IPv4.49/UDP र L4.55 encapsulation को लागि क्रमशः 4 ns र 2 ns हो।

मास्टर अफसेटको परिमाण

निम्न चित्रले 24 Gbps द्विदिशात्मक ट्राफिक, IPv4 (बायाँ) र L2 (दायाँ) इनक्याप्सुलेशन, G8275.1 प्रो अन्तर्गत मास्टर अफसेटको परिमाण देखाउँछ।file.

मीन पथ ढिलाइ (MPD)

निम्न चित्रले 3000 Gbps द्विदिशात्मक ट्राफिक, IPv4 (बायाँ) र L24 (दायाँ) इनक्याप्सुलेशन, G4 प्रो अन्तर्गत Intel FPGA PAC N2 होस्ट PTP8275.1l स्लेभको औसत मार्ग ढिलाइ देखाउँछ।file.

MPD को निरपेक्ष मानहरू PTP स्थिरताको स्पष्ट सङ्केत होइन, किनकि यो लम्बाइ केबलहरू, डेटा पथ विलम्बता र यस्तै अन्यमा निर्भर गर्दछ; यद्यपि, कम MPD भिन्नताहरू (क्रमशः IPv2.381 र L2.377 केसका लागि 4 ns र 2 ns) हेर्दा यो स्पष्ट हुन्छ कि PTP MPD गणना दुबै इन्क्याप्सुलेशनहरूमा निरन्तर रूपमा सही छ। यसले दुबै encapsulation मोडहरूमा PTP प्रदर्शनको स्थिरता प्रमाणित गर्दछ। L2 ग्राफमा गणना गरिएको MPD मा स्तर परिवर्तन (माथिको चित्रमा, दायाँ ग्राफ) लागू गरिएको ट्राफिकको वृद्धिशील प्रभावको कारण हो। सबैभन्दा पहिले, च्यानल निष्क्रिय छ (MPD rms 55.3 ns छ), त्यसपछि प्रवेश ट्राफिक लागू हुन्छ (दोस्रो वृद्धि चरण, MPD rms 85.44 ns हो), त्यसपछि एक साथ निकास ट्राफिक, परिणामस्वरूप गणना गरिएको MPD 108.98 ns हुन्छ। निम्न तथ्याङ्कहरूले मास्टर अफसेटको परिमाण र T-TC मेकानिजमको साथ Intel FPGA PAC N4 प्रयोग गरी PTP3000l दास दुवैमा लागू गरिएको द्विदिशात्मक ट्राफिक परीक्षणको गणना गरिएको MPD, साथै TC बिना Intel FPGA PACN3000 प्रयोग गर्ने अर्कोलाई ओभरले गर्दछ। कार्यक्षमता। T-TC Intel FPGA PAC N3000 परीक्षणहरू (सुन्तला) समय शून्यबाट सुरु हुन्छ, जबकि PTP परीक्षण जसले गैर-TC Intel FPGA PAC N3000 (नीलो) प्रयोग गर्छ T = 2300 सेकेन्डको वरिपरि सुरु हुन्छ।

मास्टर अफसेटको परिमाण

निम्न चित्रले Ingress ट्राफिक (24 Gbps) अन्तर्गत मास्टर अफसेटको परिमाण देखाउँछ, TTC समर्थनको साथ र बिना, G.8275.1 Profile.

माथिको चित्रमा, ट्राफिक अन्तर्गत TC-सक्षम Intel FPGA PAC N3000 को PTP कार्यसम्पादन पहिलो 3000 सेकेन्डको लागि गैर-TC Intel FPGA PAC N2300 सँग मिल्दोजुल्दो छ। Intel FPGA PAC N3000 मा T-TC मेकानिजमको प्रभावकारिता परीक्षणको खण्डमा हाइलाइट गरिएको छ (२३०० औं सेकेन्ड पछि) जहाँ दुवै कार्डको इन्टरफेसमा समान ट्राफिक लोड लागू हुन्छ। त्यस्तै तलको चित्रमा, MPD गणनाहरू च्यानलमा ट्राफिक लागू गर्नु अघि र पछि अवलोकन गरिन्छ। T-TC संयन्त्रको प्रभावकारिता प्याकेटहरूको निवास समयको लागि क्षतिपूर्तिमा हाइलाइट गरिएको छ जुन 2300G र 25G MACs बीचको FPGA मार्ग मार्फत प्याकेट विलम्बता हो।

मीन पथ ढिलाइ (MPD)

निम्न चित्रले Ingress ट्राफिक (3000 Gbps) अन्तर्गत Intel FPGA PAC N4 होस्ट PTP24l स्लेभको औसत मार्ग ढिलाइ देखाउँछ, T-TC समर्थनको साथ र बिना, G.8275.1 Profile.

यी तथ्याङ्कहरूले PTP4l दासको सर्वो एल्गोरिथ्म देखाउँछन्, TC को निवास समय सुधारको कारणले गर्दा, हामीले औसत मार्ग ढिलाइ गणनाहरूमा सानो भिन्नता देख्छौं। त्यसकारण, मास्टर अफसेट अनुमानमा ढिलाइको उतार चढावको प्रभाव कम हुन्छ। निम्न तालिकाले PTP कार्यसम्पादनमा सांख्यिकीय विश्लेषणहरू सूचीबद्ध गर्दछ, जसमा मास्टर अफसेटको RMS र मानक विचलन, औसत पथ ढिलाइको मानक विचलन, साथै T- सँग र बिना Intel FPGA PAC N3000 को लागि सबैभन्दा खराब-केस मास्टर अफसेट समावेश छ। TC समर्थन।

इनग्रेस ट्राफिक अन्तर्गत PTP प्रदर्शनमा सांख्यिकीय विवरण

प्रवेश ट्राफिक (24Gbps) G.8275.1 PTP प्रोfile	Intel FPGA PAC N3000 T- TC संग	Intel FPGA PAC N3000 बिना T-TC
RMS	6.34 एनएस	40.5 एनएस
StdDev (abs (अधिकतम) अफसेट को)	3.65 एनएस	15.5 एनएस
StdDev (MPD को)	1.79 एनएस	18.1 एनएस
अधिकतम अफसेट	34 एनएस	143 एनएस

TC-समर्थित Intel FPGA PAC N3000 लाई गैर-TC संस्करणसँग प्रत्यक्ष तुलना
PTP कार्यसम्पादन कुनै पनि तथ्याङ्कको सन्दर्भमा 4x देखि 6x कम रहेको देखाउँछ
मेट्रिक्स (सबैभन्दा खराब केस, RMS वा मास्टर अफसेटको मानक विचलन)। सबैभन्दा खराब अवस्था
T-TC Intel FPGA PAC N8275.1 को G.3000 PTP कन्फिगरेसनको लागि मास्टर अफसेट 34 हो
च्यानल ब्यान्डविथ (24.4Gbps) को सीमामा प्रवेश ट्राफिक अवस्था अन्तर्गत ns।

lperf3 ट्राफिक परीक्षण

यस खण्डले Intel FPGA PAC N3 को PTP कार्यसम्पादनको थप मूल्याङ्कन गर्न iperf3000 ट्राफिक बेन्चमार्किङ परीक्षणको वर्णन गर्दछ। सक्रिय ट्राफिक अवस्थाहरू अनुकरण गर्न iperf3 उपकरण प्रयोग गरिएको छ। तलको चित्रमा देखाइएको iperf3 ट्राफिक बेन्चमार्कहरूको नेटवर्क टोपोलोजीमा दुई सर्भरहरूको जडान समावेश छ, प्रत्येक DUT कार्ड (Intel FPGA PAC N3000 र XXV710), Cisco Nexus 93180YC FX स्विचमा प्रयोग गरी। सिस्को स्विचले दुई DUT PTP स्लेभहरू र Calnex Paragon-NEO ग्रान्डमास्टर बीचको बाउन्ड्री घडी (T-BC) को रूपमा काम गर्दछ।

Intel FPGA PAC N3000 lperf3 ट्राफिक परीक्षणको लागि नेटवर्क टोपोलोजी

प्रत्येक DUT होस्टहरूमा PTP4l आउटपुटले सेटअप (Intel FPGA PAC N3000 र XXV710) मा प्रत्येक दास उपकरणको लागि PTP कार्यसम्पादनको डेटा मापन प्रदान गर्दछ। iperf3 ट्राफिक परीक्षणको लागि, निम्न सर्तहरू र कन्फिगरेसनहरू सबै ग्राफ र कार्यसम्पादन विश्लेषणमा लागू हुन्छन्:

• 17 Gbps ट्राफिकको समग्र ब्यान्डविथ (TCP र UDP दुबै), या त बाहिर वा प्रवेश वा Intel FPGA PAC N3000 मा द्विदिशात्मक।
• Cisco Nexus 4YC-FX स्विचमा कन्फिगरेसन सीमाको कारणले, PTP प्याकेटहरूको IPv93180 encapsulation।
• Cisco Nexus 8YC-FX स्विचमा कन्फिगरेसन सीमाका कारण PTP सन्देश विनिमय दर ८ प्याकेट/सेकेन्डमा सीमित छ।

perf3 ट्राफिक परीक्षण परिणाम

निम्न विश्लेषणले Intel FPGA PAC N3000 र XXV710 कार्डको कार्यसम्पादनलाई क्याप्चर गर्दछ, दुबै PTP स्लेभ्स (T-TSC) Calnex Paragon NEO Grandmaster को T-BC Cisco स्विच मार्फत नेटवर्क इन्टरफेस कार्डको रूपमा कार्य गर्दै।

निम्न तथ्याङ्कहरूले T-TC र XXV3000 कार्डको साथ Intel FPGA PAC N710 प्रयोग गरी तीन फरक ट्राफिक परीक्षणहरूको लागि समयसँगै मास्टर अफसेट र MPD को परिमाण देखाउँछन्। दुबै कार्डहरूमा, द्विदिशात्मक ट्राफिकले PTP4l प्रदर्शनमा सबैभन्दा ठूलो प्रभाव पार्छ। ट्राफिक परीक्षण अवधि 10 घण्टा लामो छ। निम्न आंकडाहरूमा, ग्राफको पुच्छरले समयमै एउटा बिन्दुलाई चिन्ह लगाउँछ जहाँ ट्राफिक रोकिन्छ र PTP मास्टर अफसेटको परिमाण निष्क्रिय च्यानलको कारणले यसको न्यून स्तरमा जान्छ।

Intel FPGA PAC N3000 को लागि मास्टर अफसेटको परिमाण

निम्न चित्रले Intel FPGA PAC N3000 को लागि T TC, प्रवेश, निस्कने र द्विदिशात्मक iperf3 ट्राफिकको साथमा औसत मार्ग ढिलाइ देखाउँछ।

Intel FPGA PAC N3000 को लागि मीन पथ ढिलाइ (MPD)

निम्न चित्रले Intel FPGA PAC N3000 को लागि T TC, प्रवेश, निस्कने र द्विदिशात्मक iperf3 ट्राफिकको साथमा औसत मार्ग ढिलाइ देखाउँछ।

XXV710 को लागि मास्टर अफसेटको परिमाण

निम्न चित्रले XXV710 को लागि मास्टर अफसेटको परिमाण देखाउँछ, प्रवेश, निस्कने र द्विदिशात्मक iperf3 ट्राफिक अन्तर्गत।

XXV710 को लागि औसत पथ ढिलाइ (MPD)

निम्न चित्रले XXV710 को लागि, प्रवेश, निस्कने र द्विदिशात्मक iperf3 ट्राफिकको लागि औसत मार्ग ढिलाइ देखाउँछ।

Intel FPGA PAC N3000 PTP कार्यसम्पादनको सन्दर्भमा, कुनै पनि ट्राफिक अवस्था अन्तर्गत सबैभन्दा खराब-केस मास्टर अफसेट 90 ns भित्र छ। उही द्विदिशात्मक ट्राफिक अवस्थाहरूमा हुँदा, Intel FPGA PAC N3000 मास्टर अफसेटको RMS XXV5.6 कार्डको एक भन्दा 710x राम्रो छ।

	इंटेल FPGA PAC N3000			XXV710 कार्ड
	ट्राफिक प्रवेश10G	निकास ट्राफिक 18G	द्विदिश यातायात18G	ट्राफिक प्रवेश18G	निकास ट्राफिक 10G	द्विदिश यातायात18G
RMS	27.6 एनएस	14.2 एनएस	27.2 एनएस	93.96 एनएस	164.2 एनएस	154.7 एनएस
StdDev(abs(अधिकतम) अफसेट को)	9.8 एनएस	8.7 एनएस	14.6 एनएस	61.2 एनएस	123.8 एनएस	100 एनएस
StdDev (MPD को)	21.6 एनएस	9.2 एनएस	20.6 एनएस	55.58 एनएस	55.3 एनएस	75.9 एनएस
अधिकतम अफसेट	84 एनएस	62 एनएस	90 एनएस	474 एनएस	1,106 एनएस	958 एनएस

उल्लेखनीय रूपमा, Intel FPGA PAC N3000 को मास्टर अफसेटमा कम मानक विचलन छ,
XXV5 कार्ड भन्दा कम्तिमा 710x कम, PTP को अनुमानित संकेत गर्दछ
ग्रान्डमास्टर घडी ट्राफिक अन्तर्गत विलम्बता वा आवाज भिन्नताहरूको लागि कम संवेदनशील हुन्छ
इंटेल FPGA PAC N3000।
पृष्ठ 5 मा IXIA ट्राफिक परीक्षण नतिजासँग तुलना गर्दा, सबैभन्दा खराब-केस परिमाण
T-TC सक्षम Intel FPGA PAC N3000 सँग मास्टर अफसेट उच्च देखिन्छ। यसबाहेक
नेटवर्क टोपोलोजी र च्यानल ब्यान्डविथ मा भिन्नता, यो Intel को कारण हो
FPGA PAC N3000 G.8275.1 PTP प्रो अन्तर्गत कब्जा गरिँदैfile (16 Hz सिंक दर), जबकि
यस अवस्थामा सिंक सन्देश दर 8 प्याकेट प्रति सेकेन्डमा सीमित छ।

मास्टर अफसेट तुलनाको परिमाण

निम्न चित्रले द्विदिशात्मक iperf3 ट्राफिक अन्तर्गत मास्टर अफसेट तुलनाको परिमाण देखाउँछ।

मीन पथ ढिलाइ (MPD) तुलना

निम्न चित्रले द्विदिशात्मक iperf3 ट्राफिक अन्तर्गत औसत मार्ग ढिलाइ तुलना देखाउँछ।

Intel FPGA PAC N3000 को उत्कृष्ट PTP कार्यसम्पादन, XXV710 कार्डसँग तुलना गर्दा, XXV710 र Intel FPGA PAC N3000 को लागि प्रत्येक लक्षित ट्राफिक परीक्षणमा गणना गरिएको औसत पथ ढिलाइ (MPD) को स्पष्ट रूपमा उच्च विचलन द्वारा समर्थित छ। उदाहरणampले द्विदिशात्मक iperf3 ट्राफिक। प्रत्येक MPD मामिलामा औसत मानलाई बेवास्ता गर्नुहोस्, जुन विभिन्न इथरनेट केबलहरू र फरक कोर विलम्बता जस्ता धेरै कारणहरूले फरक हुन सक्छ। Intel FPGA PAC N710 मा XXV3000 कार्डको लागि मानहरूमा देखाइएको असमानता र स्पाइक अवस्थित छैन।

8 लगातार मास्टर अफसेट तुलना को RMS

निष्कर्ष

QSFP28 (25G MAC) र Intel XL710 (40G MAC) बीचको FPGA डेटा मार्गले एक चल प्याकेट विलम्बता थप्छ जसले PTP स्लेभको अनुमानित शुद्धतालाई असर गर्छ। Intel FPGA PAC N3000 को FPGA सफ्ट तर्कमा पारदर्शी घडी (T-TC) समर्थन थप्दा एन्क्याप्सुलेटेड PTP सन्देशहरूको सुधार क्षेत्रमा यसको निवास समय थपेर यो प्याकेट विलम्बताको क्षतिपूर्ति प्रदान गर्दछ। परिणामहरूले पुष्टि गर्दछ कि T-TC संयन्त्रले PTP4l दासको सटीकता प्रदर्शन सुधार गर्दछ।

साथै, पृष्ठ ५ मा IXIA ट्राफिक परीक्षणको नतिजाले देखाउँछ कि FPGA डाटा मार्गमा T-TC समर्थनले PTP कार्यसम्पादनलाई कम्तीमा 5x बढाउँछ, जब T-TC समर्थन बिना Intel FPGA PAC N4 को तुलनामा। T-TC को साथ Intel FPGA PAC N3000 ले च्यानल क्षमता (3000 Gbps) को सीमामा प्रवेश, निकास वा द्विदिशात्मक ट्राफिक लोड अन्तर्गत 53 एनएसको सबैभन्दा खराब-केस मास्टर अफसेट प्रस्तुत गर्दछ। तसर्थ, T-TC समर्थनको साथ, Intel FPGA PAC N25 PTP कार्यसम्पादन दुबै बढी सटीक र आवाज भिन्नताहरूको लागि कम प्रवण छ।

पृष्ठ १० मा lperf3 ट्राफिक परीक्षणमा, T-TC सक्षम भएको Intel FPGA PAC N10 को PTP कार्यसम्पादन XXV3000 कार्डसँग तुलना गरिएको छ। यो परीक्षणले Intel FPGA PAC N710 र XXV4 कार्डका दुई होस्टहरू बीचको आदानप्रदान वा निकास ट्राफिक अन्तर्गत दुवै दास घडीहरूको लागि PTP3000l डेटा कब्जा गर्यो। Intel FPGA PAC N710 मा अवलोकन गरिएको सबैभन्दा खराब-केस मास्टर अफसेट XXV3000 कार्ड भन्दा कम्तिमा 5x कम छ। साथै, क्याप्चर गरिएका अफसेटहरूको मानक विचलनले पनि Intel FPGA PAC N710 को T-TC समर्थनले ग्रान्डमास्टरको घडीलाई सहज अनुमान गर्न अनुमति दिन्छ भनेर प्रमाणित गर्छ।

Intel FPGA PAC N3000 को PTP कार्यसम्पादनलाई थप प्रमाणित गर्न, सम्भावित परीक्षण विकल्पहरू समावेश छन्:

• विभिन्न PTP प्रो अन्तर्गत प्रमाणीकरणfileएक भन्दा बढी इथरनेट लिङ्कहरूको लागि s र सन्देश दरहरू।
• उच्च PTP सन्देश दरहरूलाई अनुमति दिने थप उन्नत स्विचको साथ पृष्ठ 3 मा lperf10 ट्राफिक परीक्षणको मूल्याङ्कन।
• G.8273.2 अनुरूपता परीक्षण अन्तर्गत T-SC कार्यक्षमता र यसको PTP समय शुद्धताको मूल्याङ्कन।

IEEE 1588 V2 परीक्षणको लागि कागजात संशोधन इतिहास

 

कागजात संस्करण	परिवर्तनहरू
2020.05.30	प्रारम्भिक रिलीज।

 

कागजातहरू / स्रोतहरू

इंटेल FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000 [pdf] प्रयोगकर्ता गाइड FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड, N3000, प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000, FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000, FPGA, IEEE 1588 V2 परीक्षण

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका