HPMS DDR ブリッジは、XNUMX つの AHB バス マスターと XNUMX つの AXI バス スレーブ間のデータ ブリッジです。 外部 DDR メモリにバーストする前に、AHB 書き込みを書き込み結合バッファーに蓄積します。 また、読み取り結合バッファーも含まれているため、AHB マスターはローカル バッファーから外部 DDR メモリからデータを効率的に読み取ることができます。 DDR ブリッジは、複数のマスターから単一の外部 DDR メモリへの読み取りと書き込みを最適化します。 XNUMX つのマスターと外部 DDR メモリ間のデータ コヒーレンシ ルールは、ハードウェアに実装されています。
DDR ブリッジには、2 つの書き込み結合/読み取りバッファーと XNUMX つの読み取りバッファーが含まれています。 DDR ブリッジ内のすべてのバッファはラッチで実装されており、SRAM が示すシングル イベント アップセット (SEU) の影響を受けません。 詳細については、Microsemi IGLOOXNUMX ユーザーズ ガイドを参照してください。

書き込みバッファ タイムアウト カウンタ

これは、書き込みバッファ モジュールのタイムアウト レジスタを設定するために使用される 10 ビット タイマー インターフェイスです (図 1)。 タイマーがタイムアウト値に達すると、フラッシュ コントローラーによってフラッシュ要求が生成され、書き込みアービターからの以前の書き込み要求に対する応答が受信された場合、この要求は書き込みアービターにポストされます。 このレジスタはすべてのバッファに共通です。

• バッファ不可能な領域サイズ – このオプションを使用して、バッファ不可能なアドレス領域のサイズを設定します。
• バッファ不可領域アドレス (上位 16 ビット) - このオプションを使用して、バッファリング不可能なアドレス領域のベース アドレスを設定します。 この信号のビット [15:(N – 1)] は、AHB アドレス [31:(N + 15)] と比較され、アドレスがバッファ不可能な領域にあるかどうかがチェックされます。 N の値はバッファ不可領域のサイズに依存するため、ベース アドレスは、このコンフィギュレータで定義されたバッファ不可領域サイズの値を保持する DDRB_NB_SZ レジスタに従って定義されます。
• 書き込み結合バッファを有効にする – これらのオプションを使用して、HPDMA および AHB バス (SWITCH) マスターの書き込み結合バッファーを有効にします。
• 読み取り/書き込みバッファーの DDR バースト サイズ – これを使用して、書き込みバッファーと読み取りバッファーのサイズを DDR バースト サイズごとに構成します。 バッファーは、16 バイトまたは 32 バイトのサイズに構成できます。

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