SmartFusion2 MSS
DDR コントローラーの構成
Libero SoC v11.6 以降
導入
SmartFusion2 MSS には、DDR コントローラが組み込まれています。 この DDR コントローラは、オフチップ DDR メモリを制御するためのものです。 MDDR コントローラーには、MSS および FPGA ファブリックからアクセスできます。 さらに、DDR コントローラーをバイパスして、FPGA ファブリックへの追加インターフェイスを提供することもできます (ソフト コントローラー モード (SMC))。
MSS DDR コントローラーを完全に構成するには、次の手順を実行する必要があります。
- MDDR Configurator を使用してデータパスを選択します。
- DDR コントローラ レジスタのレジスタ値を設定します。
- MSS CCC Configurator を使用して、DDR メモリ クロック周波数と FPGA ファブリックと MDDR クロック比 (必要な場合) を選択します。
- 周辺機器の初期化ソリューションで定義されているように、コントローラーの APB 構成インターフェイスを接続します。 System Builder によって構築された MDDR 初期化回路については、13 ページの「MSS DDR 構成パス」および図 2-7 を参照してください。
スタンドアロン (システム ビルダではなく) ペリフェラル初期化を使用して、独自の初期化回路を構築することもできます。 SmartFusion2 スタンドアロン ペリフェラル初期化ユーザー ガイドを参照してください。
MDDR コンフィギュレーター
MDDR コンフィギュレーターは、MSS DDR コントローラーの全体的なデータパスと外部 DDR メモリ パラメーターを構成するために使用されます。
[General] タブでは、メモリとファブリック インターフェイスの設定を行います (図 1-1)。
メモリ設定
DDR メモリ セトリング タイムを入力します。 これは、DDR メモリの初期化に必要な時間です。 デフォルト値は 200 us です。 入力する正しい値については、DDR メモリ データ シートを参照してください。
メモリ設定を使用して、MDDR でメモリ オプションを構成します。
- メモリ タイプ – LPDDR、DDR2、または DDR3
- データ幅 – 32 ビット、16 ビット、または 8 ビット
- SECDED 有効な ECC – オンまたはオフ
- 仲裁方式 – Type-0、Type-1、Type-2、Type-3
- 最も優先度の高い ID – 有効な値は 0 ～ 15 です。
- アドレス幅 (ビット) – 使用する LPDDR/DDR2/DDR3 メモリの行、バンク、および列アドレス ビットの数については、DDR メモリ データ シートを参照してください。 プルダウン メニューを選択して、LPDDR/DDR2/DDR3 メモリのデータシートに従って行/バンク/列の正しい値を選択します。
注記： プルダウン リストの数字は、行/バンク/列の絶対数ではなく、アドレス ビットの数を示します。 例えばampたとえば、DDR メモリに 4 つのバンクがある場合は、バンクに 2 (2 ² = 4) を選択します。 DDR メモリに 8 つのバンクがある場合は、バンクに 3 (2³ =8) を選択します。
ファブリック インターフェイスの設定
デフォルトでは、ハード Cortex-M3 プロセッサが DDR コントローラにアクセスするように設定されています。 [Fabric Interface Setting] チェックボックスを有効にすることで、ファブリック マスターが DDR コントローラーにアクセスできるようにすることもできます。 この場合、次のいずれかのオプションを選択できます。
- AXI インターフェイスを使用する – ファブリック マスターは、64 ビット AXI インターフェイスを介して DDR コントローラーにアクセスします。
- 単一の AHBLite インターフェイスを使用する – ファブリック マスターは、単一の 32 ビット AHB インターフェイスを介して DDR コントローラーにアクセスします。
- 32 つの AHBLite インターフェイスを使用する – XNUMX つのファブリック マスターは、XNUMX つの XNUMX ビット AHB インターフェイスを使用して DDR コントローラーにアクセスします。
構成 view (図 1-1) ファブリック インターフェイスの選択に応じて更新されます。
I/O ドライブ強度 (DDR2 および DDR3 のみ)
DDR I/O の次のドライブ強度のいずれかを選択します。
- ドライブ強度の半分
- フルドライブ強度
Libero SoC は、DDR メモリ タイプと I/O ドライブ強度に基づいて、MDDR システムの DDR I/O 規格を設定します (表 1-1 を参照)。
表 1-1 • I/O ドライブ強度と DDR メモリ タイプ
| DDR メモリ タイプ | ハーフストレングスドライブ | 全力ドライブ |
| DDR3 | SSTL15I | SSTL15Ⅱ |
| DDR2 | SSTL18I | SSTL18Ⅱ |
| LPDDR | LPDRI | LPDRⅡ |
IO 規格 (LPDDR のみ)
次のいずれかのオプションを選択します。
- LVCMOS 18V IO 規格の LVCMOS1.8 (最低電力)。 一般的な LPDDR1 アプリケーションで使用されます。
- LPDDRI 注: この標準を選択する前に、ボードがこの標準をサポートしていることを確認してください。 M2S-EVAL-KIT または SF2-STARTER-KIT ボードを対象とする場合は、このオプションを使用する必要があります。 LPDDRI IO 規格では、ボードに IMP_CALIB 抵抗を取り付ける必要があります。
IO キャリブレーション (LPDDR のみ)
LVCMOS18 IO 規格を使用する場合は、次のオプションのいずれかを選択します。
- On
- オフ (通常)
キャリブレーションのオンとオフは、オプションで、IO ドライバーを外部抵抗にキャリブレーションする IO キャリブレーション ブロックの使用を制御します。 OFF の場合、デバイスはプリセット IO ドライバー調整を使用します。
ON の場合、PCB に 150 オームの IMP_CALIB 抵抗を取り付ける必要があります。
これは、IO を PCB の特性に合わせて調整するために使用されます。 ただし、ON に設定すると、抵抗を取り付ける必要があり、そうしないとメモリ コントローラが初期化されません。
詳細については、AC393-SmartFusion2 および IGLOO2 ボード設計ガイドライン アプリケーションを参照してください。
注記 および SmartFusion2 SoC FPGA 高速 DDR インターフェイス ユーザー ガイドを参照してください。
MDDR コントローラーの構成
MSS DDR コントローラーを使用して外部 DDR メモリにアクセスする場合、実行時に DDR コントローラーを構成する必要があります。 これは、コンフィギュレーション データを専用の DDR コントローラー コンフィギュレーション レジスタに書き込むことによって行われます。 この構成データは、外部 DDR メモリとアプリケーションの特性によって異なります。 このセクションでは、これらのコンフィギュレーション パラメーターを MSS DDR コントローラー コンフィギュレーターに入力する方法と、ペリフェラル初期化ソリューション全体の一部としてコンフィギュレーション データを管理する方法について説明します。
MSS DDR 制御レジスタ
MSS DDR コントローラーには、実行時に設定する必要がある一連のレジスタがあります。 これらのレジスタの設定値は、DDR モード、PHY 幅、バースト モード、ECC などのさまざまなパラメータを表します。 DDR コントローラ コンフィギュレーション レジスタの詳細については、SmartFusion2 SoC FPGA High Speed DDR Interfaces User's Guide を参照してください。
MDDR レジスタ構成
[Memory Initialization] (図 2-1、図 2-2、および図 2-3) タブと [Memory Timing] (図 2-4) タブを使用して、DDR メモリとアプリケーションに対応するパラメーターを入力します。 これらのタブに入力した値は、適切なレジスタ値に自動的に変換されます。 特定のパラメーターをクリックすると、対応するレジスターが [レジスターの説明] ペインに表示されます (1 ページの図 1-4 の下部)。
メモリの初期化
[Memory Initialization] タブでは、LPDDR/DDR2/DDR3 メモリを初期化する方法を構成できます。 [Memory Initialization] タブで使用できるメニューとオプションは、使用する DDR メモリのタイプ (LPDDR/DDR2/DDR3) によって異なります。 オプションを設定するときは、DDR メモリ データ シートを参照してください。 値を変更または入力すると、[レジスタの説明] ペインに、更新されたレジスタ名とレジスタ値が表示されます。 無効な値は警告としてフラグが立てられます。 図 2-1、図 2-2、および図 2-3 は、それぞれ LPDDR、DDR2、および DDR3 の初期化タブを示しています。
- タイミング モード – 1T または 2T タイミング モードを選択します。 1T (デフォルト モード) では、DDR コントローラーはクロック サイクルごとに新しいコマンドを発行できます。 2T タイミング モードでは、DDR コントローラーはアドレスとコマンド バスを XNUMX クロック サイクル有効にします。 これにより、バスの効率が XNUMX クロックあたり XNUMX コマンドに低下しますが、セットアップおよびホールド タイムは XNUMX 倍になります。
- 部分アレイ セルフ リフレッシュ (LPDDR のみ)。 この機能は、LPDDR の省電力のためのものです。
コントローラがセルフ リフレッシュ中にメモリ量をリフレッシュするには、次のいずれかを選択します。
– フル配列: バンク 0、1,2、3、および XNUMX
– ハーフ アレイ: バンク 0 および 1
– クォーター配列: バンク 0
– 0 分の 0 配列:行アドレス MSB=XNUMX のバンク XNUMX
– 0 分の 1 配列: 行アドレス MSB と MSB-0 の両方が XNUMX のバンク XNUMX。
他のすべてのオプションについては、オプションを設定するときに DDR メモリ データ シートを参照してください。
メモリタイミング
このタブでは、メモリ タイミング パラメータを設定できます。 メモリ タイミング パラメータを設定するときは、LPDDR/DDR2/DDR3 メモリのデータ シートを参照してください。
値を変更または入力すると、[レジスタの説明] ペインに、更新されたレジスタ名とレジスタ値が表示されます。 無効な値は警告としてフラグが立てられます。
DDR 構成のインポート Files
[Memory Initialization] タブと [Timing] タブを使用して DDR メモリ パラメータを入力するだけでなく、DDR レジスタ値を file. これを行うには、[構成のインポート] ボタンをクリックして、テキストに移動します。 file DDR レジスタの名前と値が含まれています。 図 2-5 は、インポート構成の構文を示しています。
注記： GUI を使用してレジスタ値を入力するのではなく、インポートすることを選択した場合は、必要なすべてのレジスタ値を指定する必要があります。 詳細については、SmartFusion2 SoC FPGA 高速 DDR インターフェイス ユーザーズ ガイドを参照してください。
DDR 構成のエクスポート Files
現在のレジスタ構成データをテキストにエクスポートすることもできます file。 これ file インポートしたレジスタ値 (存在する場合) と、このダイアログで入力した GUI パラメータから計算されたレジスタ値が含まれます。
DDR レジスタ構成に加えた変更を元に戻したい場合は、Restore Default を使用して行うことができます。 これにより、すべてのレジスタ構成データが削除されるため、このデータを再インポートまたは再入力する必要があることに注意してください。 データはハードウェア リセット値にリセットされます。
生成データ
[OK] をクリックして構成を生成します。 General、Memory Timing、Memory Initialization タブでの入力に基づいて、MDDR Configurator はすべての DDR コンフィギュレーション レジスタの値を計算し、これらの値をファームウェア プロジェクトとシミュレーションにエクスポートします。 file秒。 エクスポートされた file 構文を図 2-6 に示します。
ファームウェア
SmartDesign を生成すると、次のようになります。 fileで生成されます。 /firmware/drivers_config/sys_config ディレクトリ。 これらは files は、CMSIS ファームウェア コアが適切にコンパイルされ、MSS のペリフェラル コンフィギュレーション データやクロック コンフィギュレーション情報など、現在のデザインに関する情報が含まれているために必要です。 これらは編集しないでください fileルート デザインが再生成されるたびに再作成されるため、手動で行う必要があります。
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – MDDR 構成データ。
- Sys_config_fddr_define.h – FDDR 構成データ。
- sys_config_mss_clocks.h – MSS クロック設定
シミュレーション
MSS に関連付けられた SmartDesign を生成すると、次のシミュレーションが実行されます。 fileで生成されます。 /シミュレーション ディレクトリ:
- test.bfm – トップレベルの BFM file これは、SmartFusion2 MSS の Cortex-M3 プロセッサを実行するシミュレーション中に最初に「実行」されます。 それは、peripheral_init.bfm と user.bfm をこの順序で実行します。
- peripheral_init.bfm – main() プロシージャに入る前に、Cortex-M3 で実行される CMSIS::SystemInit() 関数をエミュレートする BFM プロシージャが含まれています。 基本的に、設計で使用されるペリフェラルのコンフィギュレーション データを正しいペリフェラル コンフィギュレーション レジスタにコピーし、ユーザーがこれらのペリフェラルを使用できることをアサートする前に、すべてのペリフェラルの準備が整うのを待ちます。
- MDDR_init.bfm – (上記の [レジスタの編集] ダイアログを使用して) 入力した MSS DDR コンフィギュレーション レジスタ データの DDR コントローラー レジスタへの書き込みをシミュレートする BFM 書き込みコマンドが含まれています。
- user.bfm – ユーザー コマンド用です。 これに独自の BFM コマンドを追加することで、データパスをシミュレートできます。 file. この中のコマンド file peripheral_init.bfm の完了後に「実行」されます。
使用方法 file上記のように、構成パスは自動的にシミュレートされます。 user.bfm を編集するだけです。 file データパスをシミュレートします。 test.bfm、peripheral_init.bfm、または MDDR_init.bfm を編集しないでください。 fileこれらのように fileは、ルート デザインが再生成されるたびに再作成されます。
MSS DDR 構成パス
ペリフェラル初期化ソリューションでは、MSS DDR コンフィギュレーション レジスタ値の指定に加えて、MSS (FIC_2) で APB コンフィギュレーション データ パスを設定する必要があります。 SystemInit() 関数は、FIC_2 APB インターフェイスを介して MDDR 構成レジスタにデータを書き込みます。
注記： System Builder を使用している場合、構成パスが設定され、自動的に接続されます。
FIC_2 インターフェイスを構成するには、次のようにします。
- MSS コンフィギュレータから FIC_2 コンフィギュレータ ダイアログ (図 2-7) を開きます。
- Cortex-M3 オプションを使用してペリフェラルを初期化するを選択します。
- ファブリック DDR/SERDES ブロックを使用している場合は、MSS DDR がチェックされていることを確認してください。
- [OK] をクリックして設定を保存します。 これにより、図 2-2 に示すように、FIC_8 構成ポート (クロック、リセット、および APB バス インターフェイス) が表示されます。
- MSS を生成します。 FIC_2 ポート (FIC_2_APB_MASTER、FIC_2_APB_M_PCLK、および FIC_2_APB_M_RESET_N) が MSS インターフェイスで公開され、ペリフェラル初期化ソリューション仕様に従って CoreConfigP および CoreResetP に接続できるようになりました。
CoreConfigP および CoreResetP コアの構成と接続の詳細については、ペリフェラル初期化ユーザー ガイドを参照してください。
ポートの説明
DDR PHY インターフェイス
表 3-1 • DDR PHY インターフェイス
| ポート名 | 方向 | 説明 |
| MDDR_CAS_N | 外 | ドラムキャスン |
| MDDR_CKE | 外 | ドラムCKE |
| MDDR_CLK | 外 | クロック、P 側 |
| MDDR_CLK_N | 外 | 時計、N側 |
| MDDR_CS_N | 外 | ドラムCSN |
| MDDR_ODT | 外 | ドラムODT |
| MDDR_RAS_N | 外 | ドラムラスン |
| MDDR_RESET_N | 外 | DDR3 の DRAM リセット。 LPDDR および DDR2 インターフェイスでは、この信号を無視してください。 LPDDR および DDR2 インターフェイスでは未使用としてマークします。 |
| MDDR_WE_N | 外 | ドラム・ウェン |
| MDDR_ADDR[15:0] | 外 | ドラム アドレス ビット |
| MDDR_BA[2:0] | 外 | ドラムバンクアドレス |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | 入出力 | ドラムデータマスク |
| MDDR_DQS ([3:0]/[1:0]/[0]) | 入出力 | ドラム データ ストローブ入出力 - P 側 |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | 入出力 | ドラム データ ストローブ入出力 – N 側 |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | 入出力 | DRAM データ入出力 |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO 入力信号 |
| MDDR_DQS_TMATCH_0_OUT | 外 | FIFOアウト信号 |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO 入力信号 (32 ビットのみ) |
| MDDR_DQS_TMATCH_1_OUT | 外 | FIFO アウト信号 (32 ビットのみ) |
| MDDR_DM_RDQS_ECC | 入出力 | ドラム ECC データ マスク |
| MDDR_DQS_ECC | 入出力 | ドラム ECC データ ストローブ入力/出力 - P 側 |
| MDDR_DQS_ECC_N | 入出力 | DRAM ECC データ ストローブ入力/出力 – N 側 |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | 入出力 | DRAM ECC データ入出力 |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO 入力信号 |
| MDDR_DQS_TMATCH_ECC_OUT | 外 | ECC FIFO アウト信号 (32 ビットのみ) |
注記： 一部のポートのポート幅は、PHY 幅の選択によって変わります。 「[a:0]/[b:0]/[c:0]」という表記は、そのようなポートを示すために使用されます。「[a:0]」は、32 ビットの PHY 幅が選択された場合のポート幅を指します。 「[b:0]」は 16 ビットの PHY 幅に対応し、「[c:0]」は 8 ビットの PHY 幅に対応します。
ファブリック マスター AXI バス インターフェイス
表 3-2 • ファブリック マスター AXI バス インターフェイス
| ポート名 | 方向 | 説明 |
| DDR_AXI_S_AWREADY | 外 | 書き込みアドレス準備完了 |
| DDR_AXI_S_WREADY | 外 | 書き込みアドレス準備完了 |
| DDR_AXI_S_BID[3:0] | 外 | 応答 ID |
| DDR_AXI_S_BRESP[1:0] | 外 | レスポンスを書く |
| DDR_AXI_S_BVALID | 外 | 書き込み応答有効 |
| DDR_AXI_S_ARREADY | 外 | 読み取りアドレス準備完了 |
| DDR_AXI_S_RID[3:0] | 外 | ID の読み取り Tag |
| DDR_AXI_S_RRESP[1:0] | 外 | レスポンスを読む |
| DDR_AXI_S_RDATA[63:0] | 外 | データの読み取り |
| DDR_AXI_S_RLAST | 外 | Read Last この信号は、読み取りバーストの最後の転送を示します。 |
| DDR_AXI_S_RVALID | 外 | リードアドレス有効 |
| DDR_AXI_S_AWID[3:0] | IN | 書き込みアドレス ID |
| DDR_AXI_S_AWADDR[31:0] | IN | 書き込みアドレス |
| DDR_AXI_S_AWLEN[3:0] | IN | バースト長 |
| DDR_AXI_S_AWSIZE[1:0] | IN | バーストサイズ |
| DDR_AXI_S_AWBURST[1:0] | IN | バーストタイプ |
| DDR_AXI_S_AWLOCK[1:0] | IN | ロックタイプ このシグナルは、転送のアトミック特性に関する追加情報を提供します |
| DDR_AXI_S_AWVALID | IN | 書き込みアドレス有効 |
| DDR_AXI_S_WID[3:0] | IN | 書き込みデータ ID tag |
| DDR_AXI_S_WDATA[63:0] | IN | データを書き込む |
| DDR_AXI_S_WSTRB[7:0] | IN | ストロボを書く |
| DDR_AXI_S_WLAST | IN | 最後に書く |
| DDR_AXI_S_WVALID | IN | 書き込み有効 |
| DDR_AXI_S_BREADY | IN | 書き込み可能 |
| DDR_AXI_S_ARID[3:0] | IN | アドレス ID の読み取り |
| DDR_AXI_S_ARADDR[31:0] | IN | 読み取りアドレス |
| DDR_AXI_S_ARLEN[3:0] | IN | バースト長 |
| DDR_AXI_S_ARSIZE[1:0] | IN | バーストサイズ |
| DDR_AXI_S_ARBURST[1:0] | IN | バーストタイプ |
| DDR_AXI_S_ARLOCK[1:0] | IN | ロックタイプ |
| DDR_AXI_S_ARVALID | IN | リードアドレス有効 |
| DDR_AXI_S_RREADY | IN | 読み取りアドレス準備完了 |
表 3-2 • ファブリック マスター AXI バス インターフェイス (続き)
| ポート名 | 方向 | 説明 |
| DDR_AXI_S_CORE_RESET_N | IN | MDDR グローバル リセット |
| DDR_AXI_S_RMW | IN | 64 ビット レーンのすべてのバイトが AXI 転送のすべてのビートで有効かどうかを示します。 0: すべてのビートのすべてのバイトがバーストで有効であり、コントローラーがデフォルトでコマンドを書き込む必要があることを示します。 1: 一部のバイトが無効であり、コントローラーがデフォルトで RMW コマンドを使用する必要があることを示します。 これは、AXI 書き込みアドレス チャネルのサイドバンド信号として分類され、AWVALID 信号で有効です。 ECC が有効な場合にのみ使用されます。 |
ファブリック マスター AHB0 バス インターフェイス
表 3-3 • ファブリック マスター AHB0 バス インターフェイス
| ポート名 | 方向 | 説明 |
| DDR_AHB0_SHREADYOUT | 外 | AHBL スレーブ準備完了 – 書き込みのハイは MDDR がデータを受け入れる準備ができていることを示し、読み取りのハイはデータが有効であることを示します。 |
| DDR_AHB0_SHRESP | 外 | AHBL 応答ステータス – トランザクションの最後にハイになると、トランザクションがエラーで完了したことを示します。 トランザクションの終わりに Low に駆動されると、トランザクションが正常に完了したことを示します。 |
| DDR_AHB0_SHRDATA[31:0] | 外 | AHBL 読み取りデータ – MDDR スレーブからファブリック マスターへの読み取りデータ |
| DDR_AHB0_SHSEL | IN | AHBL スレーブ選択 – アサートされると、MDDR はファブリック AHB バス上で現在選択されている AHBL スレーブです。 |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL アドレス – AHBL インターフェイスのバイト アドレス |
| DDR_AHB0_SHBURST[2:0] | IN | AHBL バースト長 |
| DDR_AHB0_SHSIZE[1:0] | IN | AHBL 転送サイズ – 現在の転送のサイズを示します (8/16/32 バイトのトランザクションのみ) |
| DDR_AHB0_SHTRANS[1:0] | IN | AHBL transfer type – 現在のトランザクションの転送タイプを示します |
| DDR_AHB0_SHMASTLOCK | IN | AHBL ロック – アサートされた場合、現在の転送はロックされたトランザクションの一部です |
| DDR_AHB0_SHWRITE | IN | AHBL 書き込み – ハイの場合、現在のトランザクションが書き込みであることを示します。 Low の場合、現在のトランザクションが読み取りであることを示します |
| DDR_AHB0_S_HREADY | IN | AHBL ready – ハイの場合、MDDR が新しいトランザクションを受け入れる準備ができていることを示します |
| DDR_AHB0_S_HWDATA[31:0] | IN | AHBL 書き込みデータ – ファブリック マスターから MDDR への書き込みデータ |
ファブリック マスター AHB1 バス インターフェイス
表 3-4 • ファブリック マスター AHB1 バス インターフェイス
| ポート名 | 方向 | 説明 |
| DDR_AHB1_SHREADYOUT | 外 | AHBL スレーブ準備完了 – 書き込みのハイは MDDR がデータを受け入れる準備ができていることを示し、読み取りのハイはデータが有効であることを示します。 |
| DDR_AHB1_SHRESP | 外 | AHBL 応答ステータス – トランザクションの最後にハイになると、トランザクションがエラーで完了したことを示します。 トランザクションの終わりに Low に駆動されると、トランザクションが正常に完了したことを示します。 |
| DDR_AHB1_SHRDATA[31:0] | 外 | AHBL 読み取りデータ – MDDR スレーブからファブリック マスターへの読み取りデータ |
| DDR_AHB1_SHSEL | IN | AHBL スレーブ選択 – アサートされると、MDDR はファブリック AHB バス上で現在選択されている AHBL スレーブです。 |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL アドレス – AHBL インターフェイスのバイト アドレス |
| DDR_AHB1_SHBURST[2:0] | IN | AHBL バースト長 |
| DDR_AHB1_SHSIZE[1:0] | IN | AHBL 転送サイズ – 現在の転送のサイズを示します (8/16/32 バイトのトランザクションのみ) |
| DDR_AHB1_SHTRANS[1:0] | IN | AHBL transfer type – 現在のトランザクションの転送タイプを示します |
| DDR_AHB1_SHMASTLOCK | IN | AHBL ロック – アサートされた場合、現在の転送はロックされたトランザクションの一部です |
| DDR_AHB1_SHWRITE | IN | AHBL 書き込み – ハイの場合、現在のトランザクションが書き込みであることを示します。 Low の場合、現在のトランザクションが読み取りであることを示します。 |
| DDR_AHB1_SHREADY | IN | AHBL ready – ハイの場合、MDDR が新しいトランザクションを受け入れる準備ができていることを示します |
| DDR_AHB1_SHWDATA[31:0] | IN | AHBL 書き込みデータ – ファブリック マスターから MDDR への書き込みデータ |
ソフト メモリ コントローラー モード AXI バス インターフェイス
表 3-5 • ソフト メモリ コントローラー モードの AXI バス インターフェイス
| ポート名 | 方向 | 説明 |
| SMC_AXI_M_WLAST | 外 | 最後に書く |
| SMC_AXI_M_WVALID | 外 | 書き込み有効 |
| SMC_AXI_M_AWLEN[3:0] | 外 | バースト長 |
| SMC_AXI_M_AWバースト[1:0] | 外 | バーストタイプ |
| SMC_AXI_M_BREADY | 外 | 応答準備完了 |
| SMC_AXI_M_AWVALID | 外 | 書き込みアドレス有効 |
| SMC_AXI_M_AWID[3:0] | 外 | 書き込みアドレス ID |
| SMC_AXI_M_WDATA[63:0] | 外 | データの書き込み |
| SMC_AXI_M_ARVALID | 外 | リードアドレス有効 |
| SMC_AXI_M_WID[3:0] | 外 | 書き込みデータ ID tag |
| SMC_AXI_M_WSTRB[7:0] | 外 | ストロボを書く |
| SMC_AXI_M_ARID[3:0] | 外 | アドレス ID の読み取り |
| SMC_AXI_M_ARADDR[31:0] | 外 | 読み取りアドレス |
| SMC_AXI_M_ARLEN[3:0] | 外 | バースト長 |
| SMC_AXI_M_ARSIZE[1:0] | 外 | バーストサイズ |
| SMC_AXI_M_ARBURST[1:0] | 外 | バーストタイプ |
| SMC_AXI_M_AWADDR[31:0] | 外 | 書き込みアドレス |
| SMC_AXI_M_RREADY | 外 | 読み取りアドレス準備完了 |
| SMC_AXI_M_AWSIZE[1:0] | 外 | バーストサイズ |
| SMC_AXI_M_AWLOCK[1:0] | 外 | ロックタイプ このシグナルは、転送のアトミック特性に関する追加情報を提供します |
| SMC_AXI_M_ARLOCK[1:0] | 外 | ロックタイプ |
| SMC_AXI_M_BID[3:0] | IN | 応答 ID |
| SMC_AXI_M_RID[3:0] | IN | ID の読み取り Tag |
| SMC_AXI_M_RRESP[1:0] | IN | レスポンスを読む |
| SMC_AXI_M_BRESP[1:0] | IN | レスポンスを書く |
| SMC_AXI_M_AWREADY | IN | 書き込みアドレス準備完了 |
| SMC_AXI_M_RDATA[63:0] | IN | データの読み取り |
| SMC_AXI_M_WREADY | IN | 書き込み可能 |
| SMC_AXI_M_BVALID | IN | 書き込み応答有効 |
| SMC_AXI_M_ARREADY | IN | 読み取りアドレス準備完了 |
| SMC_AXI_M_RLAST | IN | Read Last この信号は、読み取りバーストの最後の転送を示します。 |
| SMC_AXI_M_RVALID | IN | 読み取り有効 |
ソフト メモリ コントローラ モード AHB0 バス インターフェイス
表 3-6 • ソフト メモリ コントローラ モード AHB0 バス インターフェイス
| ポート名 | 方向 | 説明 |
| SMC_AHB_M_HBURST[1:0] | 外 | AHBL バースト長 |
| SMC_AHB_M_HTRANS[1:0] | 外 | AHBL 転送タイプ – 現在のトランザクションの転送タイプを示します。 |
| SMC_AHB_M_HMASTLOCK | 外 | AHBL ロック – アサートされた場合、現在の転送はロックされたトランザクションの一部です |
| SMC_AHB_M_HWRITE | 外 | AHBL 書き込み — ハイの場合、現在のトランザクションが書き込みであることを示します。 Low の場合、現在のトランザクションが読み取りであることを示します |
| SMC_AHB_M_HSIZE[1:0] | 外 | AHBL 転送サイズ – 現在の転送のサイズを示します (8/16/32 バイトのトランザクションのみ) |
| SMC_AHB_M_HWDATA[31:0] | 外 | AHBL 書き込みデータ – MSS マスターからファブリック ソフト メモリ コントローラーへの書き込みデータ |
| SMC_AHB_M_HADDR[31:0] | 外 | AHBL アドレス – AHBL インターフェイスのバイト アドレス |
| SMC_AHB_M_HRESP | IN | AHBL 応答ステータス – トランザクションの最後にハイになると、トランザクションがエラーで完了したことを示します。 トランザクションの終了時に Low に駆動されると、トランザクションが正常に完了したことを示します |
| SMC_AHB_M_HRDATA[31:0] | IN | AHBL 読み取りデータ – ファブリック ソフト メモリ コントローラーから MSS マスターへの読み取りデータ |
| SMC_AHB_M_HREADY | IN | AHBL ready – High は、AHBL バスが新しいトランザクションを受け入れる準備ができていることを示します。 |
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Webサイト
次の Microsemi SoC Products Group ホームページで、さまざまな技術情報および非技術情報を参照できます。 www.microsemi.com/soc.
お客様テクニカルサポートセンターへのお問い合わせ
テクニカル サポート センターには、高度な技術を持つエンジニアが常駐しています。 テクニカル サポート センターには、電子メールまたは Microsemi SoC Products Group を通じて連絡できます。 webサイト。
メール
技術的な質問を当社の電子メール アドレスに送信すると、電子メール、ファックス、または電話で回答を受け取ることができます。 また、デザインに問題がある場合は、デザインをメールで送信できます file支援を受けることができます。 私たちは一日中、メールアカウントを常に監視しています。 リクエストを当社に送信する際は、リクエストを効率的に処理するために、氏名、会社名、および連絡先情報を必ず含めてください。
テクニカル サポートの電子メール アドレスは次のとおりです。 soc_tech@microsemi.com.
私のケース
Microsemi SoC Products Group のお客様は、My Cases にアクセスしてオンラインでテクニカル ケースを送信および追跡できます。
米国外
米国のタイムゾーン以外でサポートが必要なお客様は、電子メール (soc_tech@microsemi.com) または最寄りの営業所にお問い合わせください。
営業所のリストと会社の連絡先については、会社概要をご覧ください。
営業所のリストは、次の場所にあります。 www.microsemi.com/soc/company/contact/default.aspx.
ITARテクニカルサポート
国際武器取引規則 (ITAR) によって規制されている RH および RT FPGA のテクニカル サポートについては、 soc_tech_itar@microsemi.com. または、My Cases 内の ITAR ドロップダウン リストで [はい] を選択します。 ITAR 規制の Microsemi FPGA の完全なリストについては、ITAR をご覧ください。 web ページ。
Microsemiについて
Microsemi Corporation (Nasdaq: MSCC) は、通信、防衛およびセキュリティ、航空宇宙、産業市場向けの半導体およびシステム ソリューションの包括的なポートフォリオを提供しています。 製品には、高性能で耐放射線性のあるアナログ混合信号集積回路、FPGA、SoC、および ASIC が含まれます。 電源管理製品; タイミングおよび同期デバイスと正確な時間ソリューションは、時間の世界標準を設定します。 音声処理装置; RF ソリューション; ディスクリート コンポーネント; エンタープライズ ストレージおよび通信ソリューション、セキュリティ テクノロジー、スケーラブルなアンチ テクノロジーamp製品; イーサネット ソリューション; Power-over-Ethernet IC およびミッドスパン。 カスタム設計機能とサービスと同様に。 Microsemi は、カリフォルニア州アリソ ビエホに本社を置き、世界中に約 4,800 人の従業員を擁しています。 詳細はこちら www.microsemi.com.
Microsemiは、ここに含まれる情報、または特定の目的に対するその製品とサービスの適合性に関して、保証、表明、または保証を行いません。また、Microsemiは、製品または回路のアプリケーションまたは使用から生じるいかなる責任も負わないものとします。 本契約に基づいて販売される製品およびMicrosemiが販売するその他の製品は、限定的なテストの対象であり、ミッションクリティカルな機器またはアプリケーションと組み合わせて使用しないでください。 パフォーマンス仕様は信頼できると考えられていますが、検証されていません。購入者は、製品のすべてのパフォーマンスおよびその他のテストを、単独で、および最終製品と一緒に、または最終製品にインストールして、実行および完了する必要があります。 購入者は、Microsemiが提供するデータおよびパフォーマンスの仕様またはパラメーターに依存してはなりません。 製品の適合性を独自に判断し、それをテストおよび検証するのは購入者の責任です。 本契約に基づいてMicrosemiが提供する情報は、「現状有姿」ですべての過失とともに提供され、そのような情報に関連するすべてのリスクは完全に購入者にあります。 Microsemiは、そのような情報自体またはそのような情報によって記述されたものに関係なく、明示的または暗黙的に、特許権、ライセンス、またはその他のIP権をいかなる当事者にも付与しません。 このドキュメントで提供される情報はMicrosemiの所有物であり、Microsemiは、このドキュメントの情報または製品やサービスをいつでも予告なしに変更する権利を留保します。
マイクロセミ本社
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ドキュメント / リソース
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Microsemi SmartFusion2 MSS DDR コントローラの構成 [pdf] ユーザーガイド SmartFusion2 MSS DDR コントローラーの構成、SmartFusion2 MSS、DDR コントローラーの構成、コントローラーの構成 |
