SmartFusion2 MSS
Hoʻonohonoho hoʻoponopono DDR
Libero SoC v11.6 a ma hope 

Hoʻolauna

Loaʻa i ka SmartFusion2 MSS kahi mana DDR i hoʻopili ʻia. Hoʻolālā ʻia kēia mea hoʻoponopono DDR e hoʻomalu i kahi hoʻomanaʻo DDR off-chip. Hiki ke kiʻi ʻia ka mea hoʻoponopono MDDR mai ka MSS a me ka lole FPGA. Eia kekahi, hiki ke hoʻokuʻu ʻia ka mea hoʻoponopono DDR, e hāʻawi ana i kahi kikowaena hou i ka lole FPGA (Soft Controller Mode (SMC)).
No ka hoʻonohonoho piha ʻana i ka mana MSS DDR, pono ʻoe:

1. E koho i ka ʻikepili me ka MDDR Configurator.
2. E hoʻopaʻa i nā koina hoʻopaʻa inoa no nā mea hoʻopaʻa inoa DDR.
3. Koho i ka DDR memory clock frequency a me ka FPGA fabric to MDDR clock ratio (inā pono) me ka hoʻohana ʻana i ka MSS CCC Configurator.
4. Hoʻohui i ka hoʻonohonoho hoʻonohonoho APB o ka mea hoʻoponopono e like me ka wehewehe ʻana e ka hopena Peripheral Initialization. No ka MDDR Initialization circuitry i kūkulu ʻia e System Builder, e nānā i ka "MSS DDR Configuration Path" ma ka ʻaoʻao 13 a me ke Kiʻi 2-7.
   Hiki iā ʻoe ke kūkulu i kāu kaapuni hoʻomaka ponoʻī me ka hoʻohana kūʻokoʻa (ʻaʻole na ka System Builder) Peripheral Initialization. E nānā i ka SmartFusion2 Standalone Peripheral Initialization Guide Guide.

MDDR Configurator

Hoʻohana ʻia ka MDDR Configurator e hoʻonohonoho i ka ʻikepili holoʻokoʻa a me nā ʻāpana hoʻomanaʻo DDR waho no ka mea hoʻokele MSS DDR.

Hoʻonohonoho ka ʻaoʻao General i kāu hoʻonohonoho hoʻonohonoho hoʻonohonoho hoʻomanaʻo a me ka lole (Figure 1-1).
Hoʻonohonoho hoʻomanaʻo
E komo i ka DDR Memory Settling Time. ʻO kēia ka manawa e pono ai ka hoʻomanaʻo DDR e hoʻomaka. ʻO ka waiwai paʻamau he 200 us. E nānā i kāu DDR Memory Data Pepa no ka waiwai kūpono e komo ai.
E hoʻohana i nā hoʻonohonoho hoʻomanaʻo e hoʻonohonoho i kāu mau koho hoʻomanaʻo ma ka MDDR.

• ʻAno hoʻomanaʻo - LPDDR, DDR2, a i ʻole DDR3
• Laulā ʻIkepili – 32-bit, 16-bit a i ʻole 8-bit
• SECDED Hoʻohana ʻia ECC – ON a i ʻole OFF
• Papahana Arbitration – Type-0, Type -1, Type-2, Type-3
• ID Koho Kiʻekiʻe - Mai ka 0 a hiki i ka 15 nā waiwai kūpono
• Ka Laulā (bits) - E nānā i kāu Pepa ʻIkepili DDR Memory no ka helu o nā lālani, panakō, a me nā kolamu helu wahi no ka LPDDR/DDR2/DDR3 memo āu e hoʻohana ai. e koho i ka papa kuhikuhi no ke koho ana i ka waiwai kupono no na lalani/ banako/ kolamu e like me ka pepa ikepili o ka memo LPDDR/DDR2/DDR3.

Nānā: ʻO ka helu ma ka papa inoa huki i lalo e pili ana i ka helu o nā bits Address, ʻaʻole ka helu piha o nā lālani/ panakō/ kolamu. No exampʻAe, inā he 4 mau panakō kāu DDR, koho i 2 (2 ²=4) no nā panakō. Inā he 8 mau panakō kāu DDR, koho i 3 (2³ =8) no nā panakō.

Nā hoʻonohonoho hoʻonohonoho lole
Ma ka maʻamau, ua hoʻonohonoho ʻia ke kaʻina hana Cortex-M3 paʻakikī e komo i ka DDR Controller. Hiki iā ʻoe ke ʻae i kahi Master fabric e komo i ka DDR Controller ma o ka ʻae ʻana i ka pahu koho Fabric Interface Setting. I kēia hihia, hiki iā ʻoe ke koho i kekahi o kēia mau koho:

• E hoʻohana i kahi Interface AXI - Ke komo nei ka Master fabric i ka DDR Controller ma o ka 64-bit AXI interface.
• E hoʻohana i kahi Interface AHBLite hoʻokahi - Ua komo ka Master fabric i ka DDR Controller ma o kahi kikowaena 32-bit AHB hoʻokahi.
• E hoʻohana i ʻelua mau AHBLite Interfaces - ʻElua mau haku lole komo i ka DDR Controller me ka hoʻohana ʻana i ʻelua mau kikowaena AHB 32-bit.
  ʻO ka hoʻonohonoho view (Figure 1-1) nā mea hou e like me kāu koho Interface Fabric.

I/O Drive ikaika (DDR2 a me DDR3 wale nō)
E koho i kekahi o kēia mau ikaika hoʻokele no kāu DDR I/Os:

• Ka Hapa Ka ikaika
•  Ka ikaika holo kaʻa piha

Hoʻonohonoho ʻo Libero SoC i ka DDR I/O Standard no kāu ʻōnaehana MDDR e pili ana i kāu ʻano DDR Memory a me I/O Drive Strength (e like me ka hōʻike ʻana ma ka Tab le 1-1).
Papa 1-1 • I/O Drive ikaika a me DDR Memory Type

ʻAno hoʻomanaʻo DDR	Kaa Hapa Ikaika	Holoi ikaika piha
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (LPDDR wale nō)
E koho i kekahi o kēia mau koho:

• LVCMOS18 (Mana Haʻahaʻa) no LVCMOS 1.8V IO maʻamau. Hoʻohana ʻia i nā noi LPDDR1 maʻamau.
• LPDDRI Nānā: Ma mua o kou koho ʻana i kēia maʻamau, e hōʻoia e kākoʻo kāu papa i kēia maʻamau. Pono ʻoe e hoʻohana i kēia koho ke huli ʻoe i ka M2S-EVAL-KIT a i ʻole nā ​​papa SF2-STARTER-KIT. Pono nā kūlana LPDDRI IO e hoʻokomo i kahi pale IMP_CALIB ma ka papa.

Hoʻoponopono IO (LPDDR wale nō)
E koho i kekahi o kēia mau koho i ka wā e hoʻohana ai i ka maʻamau LVCMOS18 IO:

• On
• Paʻa (Maʻamau)

Hoʻoponopono ʻo Calibration ON a OFF i ka hoʻohana ʻana i kahi poloka calibration IO e calibrate i nā mea hoʻokele IO i kahi pale kūwaho. Ke OFF, hoʻohana ka hāmeʻa i kahi hoʻoponopono hoʻokele IO preset.
Ke ON, pono kēia i kahi pale 150-ohm IMP_CALIB e hoʻokomo ʻia ma ka PCB.
Hoʻohana ʻia kēia e calibrate i ka IO i nā ʻano PCB. Eia naʻe, ke hoʻonoho ʻia iā ON, pono e hoʻokomo ʻia kahi mea pale a i ʻole e hoʻomaka ka mea hoʻomanaʻo hoʻomanaʻo.
No ka ʻike hou aku, e nānā iā AC393-SmartFusion2 a me IGLOO2 Board Design Guidelines Application
Nānā a me ka SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User Guide.

Hoʻonohonoho hoʻoponopono MDDR

Ke hoʻohana ʻoe i ka Mana Mana o MSS DDR e komo i kahi hoʻomanaʻo DDR waho, pono e hoʻonohonoho ʻia ka Controller DDR i ka wā holo. Hana ʻia kēia ma ke kākau ʻana i ka ʻikepili hoʻonohonoho i nā papa inoa hoʻonohonoho hoʻonohonoho DDR controller. Aia kēia ʻikepili hoʻonohonoho i nā ʻano o ka hoʻomanaʻo DDR waho a me kāu noi. Hōʻike kēia ʻāpana i ka hoʻokomo ʻana i kēia mau ʻāpana hoʻonohonoho i ka mea hoʻonohonoho hoʻonohonoho MSS DDR a pehea e mālama ʻia ai ka ʻikepili hoʻonohonoho ma ke ʻano he ʻāpana o ka hopena holoʻokoʻa Peripheral Initialization.

Nā Papa Hoʻopaʻa Manaʻo MSS DDR
Loaʻa i ka MSS DDR Controller kahi papa inoa e pono e hoʻonohonoho i ka wā holo. Hōʻike nā koina hoʻonohonoho no kēia mau papa inoa i nā ʻāpana like ʻole, e like me ke ʻano DDR, ka laulā PHY, ke ʻano burst, a me ka ECC. No nā kikoʻī piha e pili ana i nā papa inoa hoʻonohonoho hoʻonohonoho DDR controller, e nānā i ka SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide.
Hoʻonohonoho inoa inoa MDDR
E hoʻohana i nā ʻaoʻao hoʻomaka hoʻomanaʻo (Figure 2-1, Figure 2-2, a me Figure 2-3) a me ka manawa hoʻomanaʻo (Figure 2-4) e hoʻokomo i nā ʻāpana e pili ana i kāu DDR Memory a me kāu noi. ʻO nā waiwai āu i hoʻokomo ai i loko o kēia mau ʻaoʻao ua unuhi ʻokoʻa ʻia i nā waiwai hoʻopaʻa inoa kūpono. Ke kaomi nei ʻoe i kahi ʻāpana kikoʻī, wehewehe ʻia kona papa inoa pili i ka pane Hōʻike Hōʻike Register (ma lalo o ke kiʻi 1-1 ma ka ʻaoʻao 4).
Hoʻomaka hoʻomanaʻo
Hāʻawi ka papa Hoʻomaka Hoʻomanaʻo iā ʻoe e hoʻonohonoho i nā ala āu e makemake ai e hoʻomaka i kāu mau hoʻomanaʻo LPDDR/DDR2/DDR3. ʻO ka papa kuhikuhi a me nā koho i loaʻa i ka pā Memory Initialization ʻokoʻa me ke ʻano o ka hoʻomanaʻo DDR (LPDDR/DDR2/DDR3) āu e hoʻohana ai. E nānā i kāu DDR Memory Data Sheet ke hoʻonohonoho ʻoe i nā koho. Ke hoʻololi a hoʻokomo ʻoe i kahi waiwai, hāʻawi ka pane Hōʻike Hōʻikeʻike iā ʻoe i ka inoa inoa inoa a me ka waiwai hoʻopaʻa inoa i hoʻonui ʻia. Hoʻopaʻa ʻia nā waiwai kūpono ʻole e like me nā ʻōlelo aʻo. Hōʻike ka Figure 2-1, Figure 2-2, a me Figure 2-3 i ka tab Initialization no LPDDR, DDR2 a me DDR3.

• Manawa manawa - E koho i ke ʻano manawa 1T a i ʻole 2T. Ma 1T (ke ʻano paʻamau), hiki i ka mea hoʻoponopono DDR ke hoʻopuka i kahi kauoha hou i kēlā me kēia pōʻai uaki. Ma ke ʻano manawa manawa 2T, paʻa ka mea hoʻoponopono DDR i ka helu wahi a me ke kauoha kaʻa kaʻa kūpono no ʻelua mau pōʻai uaki. Hoʻemi kēia i ka pono o ke kaʻa i hoʻokahi kauoha no nā uaki ʻelua, akā pālua ia i ka nui o ka hoʻonohonoho a me ka manawa paʻa.
• ʻO ka hōʻano hou ʻana iā ʻoe iho (LPDDR wale nō). ʻO kēia hiʻohiʻona no ka mālama mana no ka LPDDR.
  E koho i kekahi o kēia mau mea no ka mea hoʻoponopono e hōʻoluʻolu i ka nui o ka hoʻomanaʻo i ka wā o ka hōʻano hou ʻana:
  - Nā ʻāpana piha: Nā panakō 0, 1,2, a me 3
  - Hapa hapalua: Banks 0 a me 1
  - Nā ʻāpana hapahā: Bank 0
  – Hoʻokahi papa ʻewalu: Bank 0 me ka helu lālani MSB=0
  – Hoʻokahi papa ʻumikūmāono: Bank 0 me ka helu lālani MSB a me MSB-1 ua like lāua me 0.
  No nā koho ʻē aʻe a pau, e nānā i kāu DDR Memory Data Sheet ke hoʻonohonoho ʻoe i nā koho.
  

Hoʻomanaʻo manawa
Hāʻawi kēia ʻāpana iā ʻoe e hoʻonohonoho i nā ʻāpana hoʻomanaʻo manawa. E nānā i ka Pepa ʻIkepili o kāu hoʻomanaʻo LPDDR/ DDR2/DDR3 i ka wā e hoʻonohonoho ai i nā ʻāpana hoʻomanaʻo manawa.
Ke hoʻololi a hoʻokomo ʻoe i kahi waiwai, hāʻawi ka pane Hōʻike Hōʻikeʻike iā ʻoe i ka inoa inoa inoa a me ka waiwai hoʻopaʻa inoa i hoʻonui ʻia. Hoʻopaʻa ʻia nā waiwai kūpono ʻole e like me nā ʻōlelo aʻo.

Ke lawe mai nei i ka hoʻonohonoho DDR Files
Ma waho aʻe o ka hoʻokomo ʻana i nā ʻāpana hoʻomanaʻo DDR me ka hoʻohana ʻana i ka Memory Initialization a me Timing tabs, hiki iā ʻoe ke hoʻokomo i nā waiwai hoʻopaʻa inoa DDR mai kahi file. No ka hana ʻana pēlā, kaomi i ke pihi Import Configuration a hoʻokele i ka kikokikona file loaʻa nā inoa inoa DDR a me nā waiwai. Hōʻike ka kiʻi 2-5 i ka syntax hoʻonohonoho hoʻokomo.

Nānā: Inā koho ʻoe e hoʻokomo i nā koina hoʻopaʻa inoa ma mua o ka hoʻokomo ʻana iā lākou me ka hoʻohana ʻana i ka GUI, pono ʻoe e kuhikuhi i nā koina hoʻopaʻa inoa āpau. E nānā i ka SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide no nā kikoʻī.

Hoʻokuʻu aku i ka hoʻonohonoho DDR Files
Hiki iā ʻoe ke hoʻokuʻu aku i ka ʻikepili hoʻonohonoho hoʻopaʻa inoa o kēia manawa i kahi kikokikona file. ʻO kēia file e loaʻa nā waiwai hoʻopaʻa inoa āu i lawe mai ai (inā loaʻa) a me nā mea i helu ʻia mai nā ʻāpana GUI āu i hoʻokomo ai i kēia kamaʻilio.
Inā makemake ʻoe e wehe i nā hoʻololi āu i hana ai i ka hoʻonohonoho hoʻopaʻa inoa DDR, hiki iā ʻoe ke hana pēlā me Restore Default. E hoʻomaopopo e holoi ana kēia i nā ʻikepili hoʻonohonoho hoʻopaʻa inoa a pono ʻoe e hoʻokomo hou a hoʻokomo hou i kēia ʻikepili. Hoʻihoʻi hou ʻia ka ʻikepili i nā waiwai hoʻonohonoho pono.
ʻIkepili i hana ʻia
Kaomi iā OK e hana i ka hoʻonohonoho. Ma muli o kāu hoʻokomo i ka General, Memory Timing and Memory Initialization tabs, e helu ana ka MDDR Configurator i nā waiwai no nā papa inoa hoʻonohonoho DDR āpau a lawe aku i kēia mau waiwai i kāu papahana firmware a me ka simulation. files. ʻO ka mea i lawe ʻia aku file hōʻike ʻia ka syntax ma ke Kiʻi 2-6.

Paʻa paʻa

Ke hana ʻoe i ka SmartDesign, ʻo kēia ka mea aʻe files ua hanaia ma ka /firmware/drivers_config/sys_config papa kuhikuhi. ʻO kēia mau mea files no ka CMSIS firmware core e hōʻuluʻulu pono a loaʻa ka ʻike e pili ana i kāu hoʻolālā o kēia manawa me ka ʻikepili hoʻonohonoho peripheral a me ka ʻike hoʻonohonoho uaki no ka MSS. Mai hoʻoponopono i kēia files me ka lima e like me ka hana hou ʻana i kēlā me kēia manawa i hana hou ʻia kāu hoʻolālā kumu.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – ʻikepili hoʻonohonoho MDDR.
• Sys_config_fddr_define.h – ʻikepili hoʻonohonoho FDDR.
•  sys_config_mss_clocks.h – ka hoʻonohonoho ʻana i nā uaki MSS

Hoʻohālikelike
Ke hana ʻoe i ka SmartDesign e pili ana me kāu MSS, ʻo ka simulation aʻe files ua hanaia ma ka / papa kuhikuhi hoʻohālike:

•  test.bfm – BFM pae kiʻekiʻe file ʻo ia ka mea i "hoʻokō ʻia" i ka wā o kekahi simulation e hoʻohana ana i ka polokalamu SmartFusion2 MSS 'Cortex-M3. Hoʻokō ia peripheral_init.bfm a me user.bfm, ma ia kauoha.
•  peripheral_init.bfm - Loaʻa i ke kaʻina hana BFM e hoʻohālikelike i ka hana CMSIS :: SystemInit () ma ka Cortex-M3 ma mua o kou komo ʻana i ke kaʻina hana nui (). Hoʻopili maoli ia i ka ʻikepili hoʻonohonoho no kēlā me kēia peripheral i hoʻohana ʻia i ka hoʻolālā ʻana i nā papa inoa hoʻonohonoho peripheral pololei a laila kali no ka mākaukau ʻana o nā peripheral āpau ma mua o ka ʻōlelo ʻana hiki i ka mea hoʻohana ke hoʻohana i kēia mau peripheral.
• MDDR_init.bfm - Loaʻa i nā kauoha kākau BFM e hoʻohālikelike i nā kākau ʻana o ka ʻikepili hoʻonohonoho hoʻonohonoho MSS DDR āu i hoʻokomo ai (e hoʻohana ana i ka dialog Edit Registers ma luna) i loko o nā papa inoa DDR Controller.
• user.bfm – Manaʻo ʻia no nā kauoha mea hoʻohana. Hiki iā ʻoe ke hoʻohālikelike i ka datapath ma ka hoʻohui ʻana i kāu mau kauoha BFM ponoʻī i kēia file. Kauoha i keia file e "hoʻokō ʻia" ma hope o ka pau ʻana o peripheral_init.bfm.

Ke hoʻohana nei i ka files ma luna, hoʻohālikelike ʻia ke ala hoʻonohonoho. Pono ʻoe e hoʻoponopono i ka user.bfm file e hoʻohālike i ke ala ʻikepili. Mai hoʻoponopono i ka test.bfm, peripheral_init.bfm, a i ʻole MDDR_init.bfm filee like me keia files ua hana hou ʻia i kēlā me kēia manawa i hana hou ʻia kāu hoʻolālā kumu.

ʻO ke ala hoʻonohonoho MSS DDR
Pono ka hoʻonā Peripheral Initialization, ma waho aʻe o ka wehewehe ʻana i nā waiwai hoʻopaʻa inoa hoʻonohonoho MSS DDR, hoʻonohonoho ʻoe i ke ala ʻikepili hoʻonohonoho APB i ka MSS (FIC_2). Na ka SystemInit () hana e kākau i ka ʻikepili i nā papa inoa hoʻonohonoho MDDR ma o ka FIC_2 APB interface.
Nānā: Inā ʻoe e hoʻohana ana i ka System Builder, ua hoʻonohonoho ʻia ke ala hoʻonohonoho a pili pono.

No ka hoʻonohonoho ʻana i ke kikowaena FIC_2:

1. E wehe i ka FIC_2 configurator dialog (Figure 2-7) mai ka MSS configurator.
2. E koho i ka Initialize peripherals me ke koho Cortex-M3.
3. E hōʻoia i ka nānā ʻana i ka MSS DDR, e like me nā poloka Fabric DDR/SERDES inā ʻoe e hoʻohana nei.
4.  Kaomi iā OK e mālama i kāu mau hoʻonohonoho. E hōʻike ana kēia i nā awa hoʻonohonoho FIC_2 (Clock, Reset, a me APB bus interfaces), e like me ka hōʻike ʻana ma ke Kiʻi 2-8.
5.  E hana i ka MSS. Ua hōʻike ʻia nā awa FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a me FIC_2_APB_M_RESET_N) ma ka interface MSS a hiki ke hoʻopili ʻia i ka CoreConfigP a me CoreResetP e like me ka ʻōlelo kikoʻī o ka Peripheral Initialization solution.

No nā kikoʻī piha e pili ana i ka hoʻonohonoho ʻana a me ka hoʻopili ʻana i nā cores CoreConfigP a me CoreResetP, e nānā i ka Peripheral Initialization User Guide.

Wehewehe Awa

DDR PHY Interface
Papa 3-1 • DDR PHY Interface

inoa awa	Kuhikuhi	wehewehe
MDDR_CAS_N	Iwaho	DRAM CASN
MDDR_CKE	Iwaho	DRAM CKE
MDDR_CLK	Iwaho	Uaki, aoao P
MDDR_CLK_N	Iwaho	Uaki, N aoao
MDDR_CS_N	Iwaho	DRAM CSN
MDDR_ODT	Iwaho	DRAM ODT
MDDR_RAS_N	Iwaho	DRAM RASN
MDDR_RESET_N	Iwaho	Hoʻoponopono hou DRAM no DDR3. E haʻalele i kēia hōʻailona no LPDDR a me DDR2 Interfaces. E hōʻailona ʻaʻole i hoʻohana ʻia no LPDDR a me DDR2 Interfaces.
MDDR_WE_N	Iwaho	DRAM WEN
MDDR_ADDR[15:0]	Iwaho	Dram Address bits
MDDR_BA[2:0]	Iwaho	ʻO Dram Bank Address
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output – ʻaoʻao P
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output - N ʻaoʻao
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Hoʻokomo/Hanaʻike DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO ma ka hoailona
MDDR_DQS_TMATCH_0_OUT	Iwaho	FIFO waho hōʻailona
MDDR_DQS_TMATCH_1_IN	IN	FIFO ma ka hōʻailona (32-bit wale nō)
MDDR_DQS_TMATCH_1_OUT	Iwaho	FIFO waho hōʻailona (32-bit wale nō)
MDDR_DM_RDQS_ECC	INOUT	Dram ECC Ikepili Mask
MDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input / Output - P ʻaoʻao
MDDR_DQS_ECC_N	INOUT	Dram ECC ʻIkepili Strobe Hoʻokomo/Hanaʻana – N ʻaoʻao
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC ʻIkepili Hoʻokomo/Hana
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO ma ka hōʻailona
MDDR_DQS_TMATCH_ECC_OUT	Iwaho	ECC FIFO hōʻailona waho (32-bit wale nō)

Nānā: Hoʻololi nā laula awa no kekahi mau awa ma muli o ke koho ʻana o ka laula PHY. Hoʻohana ʻia ka notation “[a:0]/ [b:0]/[c:0]” e hōʻike i kēlā mau awa, kahi o “[a:0]” e pili ana i ka laula awa ke koho ʻia kahi laula PHY 32-bit. , “[b:0]” pili i ka 16-bit PHY laula, a “[c:0]” pili i ka 8-bit PHY laula.

Kahua lole AXI Bus Interface
Papa 3-2 • Kahua lole AXI Bus Interface

inoa awa	Kuhikuhi	wehewehe
DDR_AXI_S_AWREADY	Iwaho	E kākau i ka helu wahi i mākaukau
DDR_AXI_S_WREADY	Iwaho	E kākau i ka helu wahi i mākaukau
DDR_AXI_S_BID[3:0]	Iwaho	ID pane
DDR_AXI_S_BRESP[1:0]	Iwaho	Kākau pane
DDR_AXI_S_BVALID	Iwaho	Kākau pane kūpono
DDR_AXI_S_ARREADY	Iwaho	Heluhelu heluhelu mākaukau
DDR_AXI_S_RID[3:0]	Iwaho	Heluhelu ID Tag
DDR_AXI_S_RRESP[1:0]	Iwaho	Heluhelu pane
DDR_AXI_S_RDATA[63:0]	Iwaho	Heluhelu ʻikepili
DDR_AXI_S_RLAST	Iwaho	Heluhelu hope Hōʻike kēia hōʻailona i ka hoʻoili hope ʻana i kahi pahū heluhelu
DDR_AXI_S_RVALID	Iwaho	Heluhelu kūpono
DDR_AXI_S_AWID[3:0]	IN	Kākau i ka helu helu helu
DDR_AXI_S_AWADDR[31:0]	IN	Kākau i ka helu wahi
DDR_AXI_S_AWLEN[3:0]	IN	Pahū lōʻihi
DDR_AXI_S_AWSIZE[1:0]	IN	Nui pohā
DDR_AXI_S_AWBURST[1:0]	IN	ʻAno pahū
DDR_AXI_S_AWLOCK[1:0]	IN	ʻAno laka Hāʻawi kēia hōʻailona i ka ʻike hou e pili ana i nā ʻano atomika o ka hoʻoili
DDR_AXI_S_AWVALID	IN	Kākau i ka helu wahi kūpono
DDR_AXI_S_WID[3:0]	IN	Kākau ʻIkepili ID tag
DDR_AXI_S_WDATA[63:0]	IN	Kākau i ka ʻikepili
DDR_AXI_S_WSTRB[7:0]	IN	Kākau strobes
DDR_AXI_S_WLAST	IN	Kākau hope
DDR_AXI_S_WVALID	IN	Kākau pololei
DDR_AXI_S_BREADY	IN	Kākau mākaukau
DDR_AXI_S_ARID[3:0]	IN	Heluhelu helu helu helu
DDR_AXI_S_ARADDR[31:0]	IN	Heluhelu helu wahi
DDR_AXI_S_ARLEN[3:0]	IN	Pahū lōʻihi
DDR_AXI_S_ARSIZE[1:0]	IN	Nui pohā
DDR_AXI_S_ARBURST[1:0]	IN	ʻAno pahū
DDR_AXI_S_ARLOCK[1:0]	IN	ʻAno Laka
DDR_AXI_S_ARVALID	IN	Heluhelu kūpono
DDR_AXI_S_RREADY	IN	Heluhelu heluhelu mākaukau

Pākuʻi 3-2 • Kikowaena Kaʻa Kaʻa AXI (hoʻomau)

inoa awa	Kuhikuhi	wehewehe
DDR_AXI_S_CORE_RESET_N	IN	MDDR Global Reset
DDR_AXI_S_RMW	IN	Hōʻike inā kūpono nā bytes āpau o kahi ala 64 bit no nā kuʻi āpau o kahi hoʻoili AXI. 0: E hōʻike ana he kūpono nā byte a pau i nā kuʻi āpau a pono ka mea hoʻoponopono e kākau i nā kauoha. 1: Hōʻike i ka hewa ʻole o kekahi mau bytes a pono ka mea hoʻoponopono i nā kauoha RMW Hoʻonohonoho ʻia kēia ma ke ʻano he AXI write address channel sideband signal a kūpono me ka hōʻailona AWVALID. Hoʻohana wale ʻia ke hoʻohana ʻia ka ECC.

Kahua lole AHB0 Bus Interface
Papa 3-3 • Kahua lole AHB0 Bus Interface

inoa awa	Kuhikuhi	wehewehe
DDR_AHB0_SHREADYOUT	Iwaho	Mākaukau ke kauā AHBL - Ke hōʻike ʻia ke kiʻekiʻe no ke kākau ʻana ua mākaukau ka MDDR e ʻae i ka ʻikepili a i ka wā kiʻekiʻe no ka heluhelu e hōʻike ana ua kūpono ka ʻikepili.
DDR_AHB0_SHRESP	Iwaho	ʻO ke kūlana pane AHBL - Ke hoʻokele kiʻekiʻe i ka hopena o kahi kālepa e hōʻike ana ua pau ka hana me nā hewa. Ke hoʻokuʻu haʻahaʻa i ka hopena o kahi kālepa e hōʻike ana ua hoʻopau maikaʻi ke kālepa.
DDR_AHB0_SHRDATA[31:0]	Iwaho	Heluhelu AHBL i ka ʻikepili - Heluhelu i ka ʻikepili mai ke kauā MDDR i ka haku lole
DDR_AHB0_SHSEL	IN	ʻO ke kauā AHBL koho - Ke ʻōlelo ʻia, ʻo ka MDDR ke kauā AHBL i koho ʻia i kēia manawa ma ka pahi AHB lole.
DDR_AHB0_SHADDR[31:0]	IN	Helu helu AHBL - helu helu byte ma ke kikowaena AHBL
DDR_AHB0_SHBURST[2:0]	IN	AHBL Puka Loihi
DDR_AHB0_SHSIZE[1:0]	IN	Ka nui hoʻololi AHBL - Hōʻike i ka nui o ka hoʻololi o kēia manawa (8/16/32 byte mau hana wale nō)
DDR_AHB0_SHTRANS[1:0]	IN	ʻAno hoʻoili AHBL - Hōʻike i ke ʻano hoʻololi o ke kālepa o kēia manawa
DDR_AHB0_SHMASTLOCK	IN	Laka AHBL - Ke ʻōlelo ʻia ʻo ka hoʻololi ʻana i kēia manawa he ʻāpana o kahi kālepa paʻa
DDR_AHB0_SHWRITE	IN	Kākau ʻo AHBL - Ke hōʻike ke kiʻekiʻe he kākau ke kālepa o kēia manawa. Ke hōʻike ʻia ka haʻahaʻa he heluhelu ʻia ke kālepa o kēia manawa
DDR_AHB0_S_HREADY	IN	Mākaukau ʻo AHBL - Ke kiʻekiʻe, e hōʻike ana ua mākaukau ka MDDR e ʻae i kahi kālepa hou
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL kākau ʻikepili - Kākau i ka ʻikepili mai ka haku lole i ka MDDR

Kahua lole AHB1 Bus Interface
Papa 3-4 • Kahua lole AHB1 Bus Interface

inoa awa	Kuhikuhi	wehewehe
DDR_AHB1_SHREADYOUT	Iwaho	Mākaukau ke kauā AHBL - Ke hōʻike ʻia ke kiʻekiʻe no ke kākau ʻana ua mākaukau ka MDDR e ʻae i ka ʻikepili a i ka wā kiʻekiʻe no ka heluhelu e hōʻike ana ua kūpono ka ʻikepili.
DDR_AHB1_SHRESP	Iwaho	ʻO ke kūlana pane AHBL - Ke hoʻokele kiʻekiʻe i ka hopena o kahi kālepa e hōʻike ana ua pau ka hana me nā hewa. Ke hoʻokuʻu haʻahaʻa i ka hopena o kahi kālepa e hōʻike ana ua hoʻopau maikaʻi ke kālepa.
DDR_AHB1_SHRDATA[31:0]	Iwaho	Heluhelu AHBL i ka ʻikepili - Heluhelu i ka ʻikepili mai ke kauā MDDR i ka haku lole
DDR_AHB1_SHSEL	IN	ʻO ke kauā AHBL koho - Ke ʻōlelo ʻia, ʻo ka MDDR ke kauā AHBL i koho ʻia i kēia manawa ma ka pahi AHB lole.
DDR_AHB1_SHADDR[31:0]	IN	Helu helu AHBL - helu helu byte ma ke kikowaena AHBL
DDR_AHB1_SHBURST[2:0]	IN	AHBL Puka Loihi
DDR_AHB1_SHSIZE[1:0]	IN	Ka nui hoʻololi AHBL - Hōʻike i ka nui o ka hoʻololi o kēia manawa (8/16/32 byte mau hana wale nō)
DDR_AHB1_SHTRANS[1:0]	IN	ʻAno hoʻoili AHBL - Hōʻike i ke ʻano hoʻololi o ke kālepa o kēia manawa
DDR_AHB1_SHMASTLOCK	IN	Laka AHBL - Ke ʻōlelo ʻia ʻo ka hoʻololi ʻana i kēia manawa he ʻāpana o kahi kālepa paʻa
DDR_AHB1_SHWRITE	IN	Kākau ʻo AHBL - Ke hōʻike ke kiʻekiʻe he kākau ke kālepa o kēia manawa. Ke hōʻike ʻia ka haʻahaʻa he heluhelu ʻia ke kālepa o kēia manawa.
DDR_AHB1_SHREADY	IN	Mākaukau ʻo AHBL - Ke kiʻekiʻe, e hōʻike ana ua mākaukau ka MDDR e ʻae i kahi kālepa hou
DDR_AHB1_SHWDATA[31:0]	IN	AHBL kākau ʻikepili - Kākau i ka ʻikepili mai ka haku lole i ka MDDR

ʻO ke ʻano hoʻoponopono hoʻomanaʻo palupalu AXI Bus Interface
Papa 3-5 • Ke ano hooponopono hoomanao maalea AXI Bus Interface

inoa awa	Kuhikuhi	wehewehe
SMC_AXI_M_WLAST	Iwaho	Kākau hope
SMC_AXI_M_WVALID	Iwaho	Kākau pololei
SMC_AXI_M_AWLEN[3:0]	Iwaho	Pahū lōʻihi
SMC_AXI_M_AWBURST[1:0]	Iwaho	ʻAno pahū
SMC_AXI_M_BREADY	Iwaho	Mākaukau ka pane
SMC_AXI_M_AWVALID	Iwaho	Kākau i ka helu wahi kūpono
SMC_AXI_M_AWID[3:0]	Iwaho	Kākau i ka helu helu helu
SMC_AXI_M_WDATA[63:0]	Iwaho	Kākau ʻIkepili
SMC_AXI_M_ARVALID	Iwaho	Heluhelu kūpono
SMC_AXI_M_WID[3:0]	Iwaho	Kākau ʻIkepili ID tag
SMC_AXI_M_WSTRB[7:0]	Iwaho	Kākau strobes
SMC_AXI_M_ARID[3:0]	Iwaho	Heluhelu helu helu helu
SMC_AXI_M_ARADDR[31:0]	Iwaho	Heluhelu helu wahi
SMC_AXI_M_ARLEN[3:0]	Iwaho	Pahū lōʻihi
SMC_AXI_M_ARSIZE[1:0]	Iwaho	Nui pohā
SMC_AXI_M_ARBURST[1:0]	Iwaho	ʻAno pahū
SMC_AXI_M_AWADDR[31:0]	Iwaho	Kākau i ka helu wahi
SMC_AXI_M_RREADY	Iwaho	Heluhelu heluhelu mākaukau
SMC_AXI_M_AWSIZE[1:0]	Iwaho	Nui pohā
SMC_AXI_M_AWLOCK[1:0]	Iwaho	ʻAno laka Hāʻawi kēia hōʻailona i ka ʻike hou e pili ana i nā ʻano atomika o ka hoʻoili
SMC_AXI_M_ARLOCK[1:0]	Iwaho	ʻAno Laka
SMC_AXI_M_BID[3:0]	IN	ID pane
SMC_AXI_M_RID[3:0]	IN	Heluhelu ID Tag
SMC_AXI_M_RESP[1:0]	IN	Heluhelu pane
SMC_AXI_M_BRESP[1:0]	IN	Kākau pane
SMC_AXI_M_AWREADY	IN	E kākau i ka helu wahi i mākaukau
SMC_AXI_M_RDATA[63:0]	IN	Heluhelu Ike
SMC_AXI_M_WREADY	IN	Kākau mākaukau
SMC_AXI_M_BVALID	IN	Kākau pane kūpono
SMC_AXI_M_ARREADY	IN	Heluhelu heluhelu mākaukau
SMC_AXI_M_RLAST	IN	Heluhelu hope Hōʻike kēia hōʻailona i ka hoʻoili hope ʻana i kahi pahū heluhelu
SMC_AXI_M_RVALID	IN	Heluhelu Pono

ʻO ke ʻano hoʻopaʻa hoʻomanaʻo haʻahaʻa haʻahaʻa AHB0 Bus Interface
Papa 3-6 • Alanui Kaʻaahi AHB0

inoa awa	Kuhikuhi	wehewehe
SMC_AHB_M_HBURST[1:0]	Iwaho	AHBL Puka Loihi
SMC_AHB_M_HTRANS[1:0]	Iwaho	ʻAno hoʻoili AHBL - Hōʻike i ke ʻano hoʻololi o ke kālepa o kēia manawa.
SMC_AHB_M_HMASTLOCK	Iwaho	Laka AHBL - Ke ʻōlelo ʻia ʻo ka hoʻololi ʻana i kēia manawa he ʻāpana o kahi kālepa paʻa
SMC_AHB_M_HWRITE	Iwaho	Kākau ʻo AHBL - Ke hōʻike ke kiʻekiʻe he kākau ke kālepa o kēia manawa. Ke hōʻike ʻia ka haʻahaʻa he heluhelu ʻia ke kālepa o kēia manawa
SMC_AHB_M_HSIZE[1:0]	Iwaho	Ka nui hoʻololi AHBL - Hōʻike i ka nui o ka hoʻololi o kēia manawa (8/16/32 byte mau hana wale nō)
SMC_AHB_M_HWDATA[31:0]	Iwaho	AHBL kākau ʻikepili - Kākau i ka ʻikepili mai ka haku MSS i ka lole Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	Iwaho	Helu helu AHBL - helu helu byte ma ke kikowaena AHBL
SMC_AHB_M_HRESP	IN	ʻO ke kūlana pane AHBL - Ke hoʻokele kiʻekiʻe i ka hopena o kahi kālepa e hōʻike ana ua pau ka hana me nā hewa. Ke hoʻokuʻu haʻahaʻa i ka hopena o kahi kālepa e hōʻike ana ua hoʻopau maikaʻi ke kālepa
SMC_AHB_M_HRDATA[31:0]	IN	Heluhelu AHBL i ka ʻikepili - Heluhelu i ka ʻikepili mai ka lole Soft Memory Controller i ka haku MSS
SMC_AHB_M_HREADY	IN	Mākaukau ʻo AHBL - Hōʻike ke kiʻekiʻe ua mākaukau ka pahi AHBL e ʻae i kahi kālepa hou

Kākoʻo Huahana

Kākoʻo ʻo Microsemi SoC Products Group i kāna mau huahana me nā lawelawe kākoʻo like ʻole, me ka Customer Service, Customer Technical Support Center, a webpūnaewele, leka uila, a me nā keʻena kūʻai kūʻai honua. Aia i loko o kēia appendix ka ʻike e pili ana i ke kelepona ʻana iā Microsemi SoC Products Group a me ka hoʻohana ʻana i kēia mau lawelawe kākoʻo.
Lawelawe mea kūʻai mai
Hoʻokaʻaʻike i ka Customer Service no ke kākoʻo huahana ʻole, e like me ke kumu kūʻai huahana, hoʻonui huahana, ʻike hou, kūlana kauoha, a me ka ʻae.
Mai ʻAmelika ʻĀkau, e kelepona iā 800.262.1060
Mai ke koena o ka honua, e kelepona iā 650.318.4460
Fax, mai nā wahi a pau o ka honua, 650.318.8044
Kikowaena kākoʻo ʻenehana mea kūʻai
Hoʻohana ʻo Microsemi SoC Products Group i kāna Customer Technical Support Center me nā ʻenehana akamai loa e hiki ke kōkua i ka pane ʻana i kāu lako lako polokalamu, lako polokalamu, a me nā nīnau hoʻolālā e pili ana i nā huahana Microsemi SoC. Hoʻohana nui ka Customer Technical Support Center i ka hana ʻana i nā memo noi, nā pane i nā nīnau pōʻaiapili hoʻolālā maʻamau, nā palapala o nā pilikia i ʻike ʻia, a me nā FAQ like ʻole. No laila, ma mua o kou kelepona ʻana mai iā mākou, e ʻoluʻolu e kipa i kā mākou kumuwaiwai pūnaewele. Malia paha ua pane mua mākou i kāu mau nīnau.
Kākoʻo ʻenehana
No ka Microsemi SoC Products Support, e kipa http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webpaena
Hiki iā ʻoe ke mākaʻikaʻi i nā ʻike loea a me ka ʻike ʻole ma ka ʻaoʻao home Microsemi SoC Products Group, ma www.microsemi.com/soc.
Hoʻokaʻaʻike i ka Customer Technical Support Center
Hoʻohana nā ʻenekinia akamai loa i ka Center Support Center. Hiki ke hoʻopili ʻia ke kikowaena kākoʻo ʻenehana ma ka leka uila a ma o ka Microsemi SoC Products Group webpaena.
leka uila
Hiki iā ʻoe ke kamaʻilio i kāu mau nīnau loea i kā mākou leka uila a loaʻa nā pane ma ka leka uila, fax, a i ʻole kelepona. Eia kekahi, inā loaʻa iā ʻoe nā pilikia hoʻolālā, hiki iā ʻoe ke leka uila i kāu hoʻolālā files loaa kokua. Nānā mau mākou i ka moʻokāki leka uila a puni ka lā. Ke hoʻouna ʻoe i kāu noi iā mākou, e ʻoluʻolu e hoʻokomo i kou inoa piha, inoa ʻoihana, a me kāu ʻike pili no ka hoʻoponopono pono ʻana i kāu noi.
ʻO ka leka uila kākoʻo ʻenehana soc_tech@microsemi.com.
Ka'u mau hihia
Hiki i nā mea kūʻai aku o Microsemi SoC Products Group ke hoʻouna a hahai i nā hihia ʻenehana ma ka pūnaewele ma ka hele ʻana i My Cases.
Ma waho o ka US
Hiki i nā mea kūʻai aku ke kōkua ma waho o nā ʻāpana manawa US hiki ke hoʻopili i ke kākoʻo ʻenehana ma o ka leka uila (soc_tech@microsemi.com) a i ʻole e kelepona i kahi keʻena kūʻai kūloko.
E kipa e pili ana iā mākou no nā papa inoa o nā keʻena kūʻai a me nā pilina hui.
Hiki ke loaʻa nā papa inoa o ke keʻena kūʻai ma www.microsemi.com/soc/company/contact/default.aspx.
Kākoʻo ʻenehana ITAR
No ke kākoʻo ʻenehana ma RH a me RT FPGA i hoʻoponopono ʻia e International Traffic in Arms Regulations (ITAR), e kelepona mai iā mākou ma o soc_tech_itar@microsemi.com. ʻO kahi ʻē aʻe, i loko o kaʻu mau hihia, koho iā ʻAe ma ka papa inoa hāʻule iho ITAR. No ka papa inoa piha o ITAR-regulated Microsemi FPGAs, e kipa i ka ITAR web ʻaoʻao.

E pili ana iā Microsemi
Hāʻawi ʻo Microsemi Corporation (Nasdaq: MSCC) i kahi kōpili piha o nā semiconductor a me nā ʻōnaehana hoʻonā no ke kamaʻilio, pale a palekana, aerospace a me nā mākeke ʻoihana. Loaʻa i nā huahana nā hana kiʻekiʻe a me ka radiation-hardened analog mixed-signal integrated circuits, FPGAs, SoCs a me ASICs; nā huahana hoʻokele mana; ka manawa a me nā mea hoʻonohonoho hoʻonohonoho a me nā hoʻonā manawa kūpono, e hoʻonohonoho ana i ka pae honua no ka manawa; nā mea hana leo; Nā hoʻonā RF; ʻāpana ʻokoʻa; ʻO nā ʻenehana mālama a me nā kamaʻilio ʻoihana, nā ʻenehana palekana a me nā anti-t scalableampnā huahana; Nā hoʻonā Ethernet; Nā IC Power-over-Ethernet a me nā midspans; a me nā mana hoʻolālā maʻamau a me nā lawelawe. Aia ʻo Microsemi ma Aliso Viejo, Kaleponi a he 4,800 mau limahana ma ka honua holoʻokoʻa. E aʻo hou ma www.microsemi.com.
ʻAʻole hana ʻo Microsemi i kahi palapala hōʻoia, hōʻike, a i ʻole hōʻoia e pili ana i ka ʻike i loko a i ʻole ke kūpono o kāna mau huahana a me kāna mau lawelawe no kekahi kumu, ʻaʻole hoʻi i manaʻo ʻo Microsemi i kekahi kuleana e puka mai ana mai ka noi a hoʻohana paha i kekahi huahana a kaapuni paha. ʻO nā huahana i kūʻai ʻia ma lalo nei a me nā huahana ʻē aʻe i kūʻai ʻia e Microsemi ua kau ʻia i ka hoʻāʻo liʻiliʻi a ʻaʻole pono e hoʻohana pū ʻia me nā mea hana koʻikoʻi a me nā noi. Manaʻo ʻia nā ʻōlelo kikoʻī a pau e hilinaʻi ʻia akā ʻaʻole i hōʻoia ʻia, a pono ka mea kūʻai aku e hana a hoʻopau i nā hana āpau a me nā hoʻāʻo ʻē aʻe o nā huahana, hoʻokahi a hui pū me, a i hoʻokomo ʻia i loko o nā huahana hopena. ʻAʻole hilinaʻi ka mea kūʻai aku i nā ʻikepili a me nā kikoʻī hana a i ʻole nā ​​ʻāpana i hāʻawi ʻia e Microsemi. Na ka mea kūʻai aku e hoʻoholo kūʻokoʻa i ke kūpono o nā huahana a e hoʻāʻo a hōʻoia i ka like. Hāʻawi ʻia ka ʻike i hāʻawi ʻia e Microsemi ma lalo nei "e like me ia, ma hea" a me nā hewa āpau, a ʻo ka pilikia holoʻokoʻa e pili ana i ia ʻike me ka mea kūʻai aku. ʻAʻole hāʻawi ʻo Microsemi i nā kuleana patent, nā laikini, a i ʻole nā ​​kuleana IP ʻē aʻe, inā e pili ana i ia ʻike ponoʻī a i ʻole kekahi mea i wehewehe ʻia e ia ʻike. ʻO ka ʻike i hāʻawi ʻia ma kēia palapala he kuleana ia iā Microsemi, a mālama ʻo Microsemi i nā hoʻololi i ka ʻike ma kēia palapala a i ʻole nā ​​​​huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha.

Ke Keʻena ʻoihana Microsemi
Hoʻokahi ʻoihana, Aliso Viejo,
CA 92656 USA
I loko o ʻAmelika: +1 800-713-4113
Ma waho o ʻAmelika: +1 949-380-6100
Kūʻai: +1 949-380-6136
Fax: +1 949-215-4996
E-mail: sales.support@microsemi.com

©2016 Microsemi Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Microsemi a me ka Microsemi logo nā hōʻailona o Microsemi Corporation. ʻO nā hōʻailona ʻē aʻe āpau a me nā hōʻailona lawelawe ʻo ia ka waiwai o ko lākou mau mea nona.

5-02-00377-5/11.16

Palapala / Punawai

ʻO Microsemi SmartFusion2 MSS DDR Controller Configuration [pdf] Ke alakaʻi hoʻohana SmartFusion2 MSS DDR Mea Mana Mana, SmartFusion2 MSS, DDR Mana Mana Mana, Mana Mana Mana

Nā kuhikuhi

• Palapala Hoʻohana