SmartFusion2MSS
Configuración del controlador DDR
Libero SoC v11.6 y posterior 

Introducción

El SmartFusion2 MSS tiene un controlador DDR integrado. Este controlador DDR está diseñado para controlar una memoria DDR fuera del chip. Se puede acceder al controlador MDDR desde el MSS y desde la estructura FPGA. Además, el controlador DDR también se puede omitir, lo que proporciona una interfaz adicional para la estructura FPGA (Modo de controlador suave (SMC)).
Para configurar completamente el controlador MSS DDR, debe:

1. Seleccione la ruta de datos usando el Configurador MDDR.
2. Establezca los valores de registro para los registros del controlador DDR.
3. Seleccione las frecuencias de reloj de la memoria DDR y la relación de reloj de estructura FPGA a MDDR (si es necesario) usando el Configurador MSS CCC.
4. Conecte la interfaz de configuración APB del controlador según lo definido por la solución de inicialización de periféricos. Para conocer el circuito de inicialización MDDR creado por System Builder, consulte la “Ruta de configuración MSS DDR” en la página 13 y la Figura 2-7.
   También puede crear su propio circuito de inicialización utilizando la inicialización de periféricos independiente (no mediante System Builder). Consulte la Guía del usuario de inicialización de periféricos independientes SmartFusion2.

Configurador MDDR

El Configurador MDDR se utiliza para configurar la ruta de datos general y los parámetros de memoria DDR externa para el controlador MSS DDR.

La pestaña General establece la configuración de la interfaz Fabric y de memoria (Figura 1-1).
Configuración de memoria
Ingrese el tiempo de establecimiento de la memoria DDR. Este es el tiempo que necesita la memoria DDR para inicializarse. El valor predeterminado es 200 us. Consulte la hoja de datos de su memoria DDR para ingresar el valor correcto.
Use Configuración de memoria para configurar sus opciones de memoria en el MDDR.

• Tipo de memoria: LPDDR, DDR2 o DDR3
• Ancho de datos: 32 bits, 16 bits u 8 bits
• SECDED ECC habilitado – ENCENDIDO o APAGADO
• Esquema de arbitraje: Tipo 0, Tipo 1, Tipo 2, Tipo 3
• ID de máxima prioridad: los valores válidos van del 0 al 15
• Ancho de dirección (bits): consulte la hoja de datos de la memoria DDR para conocer la cantidad de bits de dirección de fila, banco y columna para la memoria LPDDR/DDR2/DDR3 que utiliza. seleccione el menú desplegable para elegir el valor correcto para filas/bancos/columnas según la hoja de datos de la memoria LPDDR/DDR2/DDR3.

Nota: El número en la lista desplegable se refiere al número de bits de dirección, no al número absoluto de filas/bancos/columnas. por ejemploampPor ejemplo, si su memoria DDR tiene 4 bancos, seleccione 2 (2 ²=4) para los bancos. Si su memoria DDR tiene 8 bancos, seleccione 3 (2³ =8) para bancos.

Configuración de la interfaz de tejido
De forma predeterminada, el procesador Cortex-M3 está configurado para acceder al controlador DDR. También puede permitir que un maestro de tejido acceda al controlador DDR habilitando la casilla de verificación Configuración de interfaz de tejido. En este caso, puede elegir una de las siguientes opciones:

• Utilice una interfaz AXI: el Fabric Master accede al controlador DDR a través de una interfaz AXI de 64 bits.
• Utilice una única interfaz AHBLite: el Fabric Master accede al controlador DDR a través de una única interfaz AHB de 32 bits.
• Utilice dos interfaces AHBLite: dos Fabric Masters acceden al controlador DDR mediante dos interfaces AHB de 32 bits.
  La configuración view (Figura 1-1) se actualiza según su selección de interfaz Fabric.

Intensidad de la unidad de E/S (solo DDR2 y DDR3)
Seleccione una de las siguientes potencias de unidad para sus E/S DDR:

• Fuerza de transmisión media
•  Fuerza de conducción completa

Libero SoC establece el estándar de E/S DDR para su sistema MDDR según su tipo de memoria DDR y la potencia de la unidad de E/S (como se muestra en la Tabla 1-1).
Tabla 1-1 • Potencia de la unidad de E/S y tipo de memoria DDR

Tipo de memoria DDR	Unidad de media fuerza	Impulso de fuerza total
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
Ley de protección de los derechos humanos	LPDRI	LPDRII

Estándar IO (solo LPDDR)
Seleccione una de las siguientes opciones:

• LVCMOS18 (potencia más baja) para el estándar LVCMOS 1.8V IO. Se utiliza en aplicaciones LPDDR1 típicas.
• LPDDRI Nota: Antes de elegir este estándar, asegúrese de que su placa sea compatible con este estándar. Debe utilizar esta opción cuando apunte a las placas M2S-EVAL-KIT o SF2-STARTER-KIT. Los estándares LPDDRI IO requieren que se instale una resistencia IMP_CALIB en la placa.

Calibración IO (solo LPDDR)
Elija una de las siguientes opciones cuando utilice el estándar LVCMOS18 IO:

• On
• Apagado (típico)

La calibración ON y OFF controla opcionalmente el uso de un bloque de calibración IO que calibra los controladores IO en una resistencia externa. Cuando está apagado, el dispositivo utiliza un ajuste del controlador IO preestablecido.
Cuando está activado, esto requiere que se instale una resistencia IMP_CALIB de 150 ohmios en la PCB.
Esto se utiliza para calibrar el IO según las características de la PCB. Sin embargo, cuando se establece en ON, es necesario instalar una resistencia o el controlador de memoria no se inicializará.
Para obtener más información, consulte la Aplicación de pautas de diseño de placas AC393-SmartFusion2 e IGLOO2.
Nota y la Guía del usuario de interfaces DDR de alta velocidad SmartFusion2 SoC FPGA.

Configuración del controlador MDDR

Cuando utiliza el controlador DDR MSS para acceder a una memoria DDR externa, el controlador DDR debe configurarse en tiempo de ejecución. Esto se hace escribiendo datos de configuración en registros de configuración del controlador DDR dedicados. Estos datos de configuración dependen de las características de la memoria DDR externa y de su aplicación. Esta sección describe cómo ingresar estos parámetros de configuración en el configurador del controlador MSS DDR y cómo se administran los datos de configuración como parte de la solución general de inicialización de periféricos.

Registros de control MSS DDR
El controlador MSS DDR tiene un conjunto de registros que deben configurarse en tiempo de ejecución. Los valores de configuración para estos registros representan diferentes parámetros, como el modo DDR, el ancho de PHY, el modo de ráfaga y ECC. Para obtener detalles completos sobre los registros de configuración del controlador DDR, consulte la Guía del usuario de interfaces DDR de alta velocidad SmartFusion2 SoC FPGA.
Configuración de registros MDDR
Utilice las pestañas Inicialización de la memoria (Figura 2-1, Figura 2-2 y Figura 2-3) y Temporización de la memoria (Figura 2-4) para ingresar los parámetros que corresponden a su memoria DDR y su aplicación. Los valores que ingresa en estas pestañas se traducen automáticamente a los valores de registro apropiados. Cuando hace clic en un parámetro específico, su registro correspondiente se describe en el panel Descripción del registro (parte inferior en la Figura 1-1 en la página 4).
Inicialización de memoria
La pestaña Inicialización de memoria le permite configurar las formas en que desea que se inicialicen sus memorias LPDDR/DDR2/DDR3. El menú y las opciones disponibles en la pestaña Inicialización de memoria varían según el tipo de memoria DDR (LPDDR/DDR2/DDR3) que utilice. Consulte la hoja de datos de su memoria DDR cuando configure las opciones. Cuando cambia o ingresa un valor, el panel Descripción del registro le proporciona el nombre del registro y el valor del registro que se actualiza. Los valores no válidos se marcan como advertencias. La Figura 2-1, la Figura 2-2 y la Figura 2-3 muestran la pestaña Inicialización para LPDDR, DDR2 y DDR3, respectivamente.

• Modo de sincronización: seleccione el modo de sincronización 1T o 2T. En 1T ​​(el modo predeterminado), el controlador DDR puede emitir un nuevo comando en cada ciclo de reloj. En el modo de temporización 2T, el controlador DDR mantiene el bus de dirección y comando válido durante dos ciclos de reloj. Esto reduce la eficiencia del bus a un comando cada dos relojes, pero duplica la cantidad de tiempo de configuración y espera.
• Actualización automática de matriz parcial (solo LPDDR). Esta característica es para ahorrar energía para LPDDR.
  Seleccione una de las siguientes opciones para que el controlador actualice la cantidad de memoria durante una actualización automática:
  – Matriz completa: Bancos 0, 1,2 y 3
  – Medio arreglo: Bancos 0 y 1
  – Matriz de cuartos: Banco 0
  – Matriz de un octavo: banco 0 con dirección de fila MSB=0
  – Matriz de un decimosexto: Banco 0 con dirección de fila MSB y MSB-1, ambos iguales a 0.
  Para todas las demás opciones, consulte la hoja de datos de la memoria DDR cuando configure las opciones.
  

Tiempo de memoria
Esta pestaña le permite configurar los parámetros de sincronización de la memoria. Consulte la hoja de datos de su memoria LPDDR/DDR2/DDR3 cuando configure los parámetros de sincronización de la memoria.
Cuando cambia o ingresa un valor, el panel Descripción del registro le proporciona el nombre del registro y el valor del registro que se actualiza. Los valores no válidos se marcan como advertencias.

Importación de la configuración de DDR Files
Además de ingresar los parámetros de la memoria DDR usando las pestañas Inicialización de memoria y Temporización, puede importar valores de registros DDR desde un file. Para hacerlo, haga clic en el botón Importar configuración y navegue hasta el texto file que contiene nombres y valores de registros DDR. La Figura 2-5 muestra la sintaxis de configuración de importación.

Nota: Si elige importar valores de registro en lugar de ingresarlos usando la GUI, debe especificar todos los valores de registro necesarios. Consulte la Guía del usuario de las interfaces DDR de alta velocidad SmartFusion2 SoC FPGA para obtener más detalles.

Exportación de la configuración de DDR Files
También puede exportar los datos de configuración del registro actual a un texto file. Este file contendrá los valores de registro que importó (si corresponde), así como aquellos que se calcularon a partir de los parámetros de la GUI que ingresó en este cuadro de diálogo.
Si desea deshacer los cambios que realizó en la configuración del registro DDR, puede hacerlo con Restaurar valores predeterminados. Tenga en cuenta que esto elimina todos los datos de configuración del registro y debe volver a importar o ingresar estos datos. Los datos se restablecen a los valores de restablecimiento del hardware.
Datos generados
Haga clic en Aceptar para generar la configuración. Según su entrada en las pestañas General, Temporización de memoria e Inicialización de memoria, el Configurador MDDR calcula valores para todos los registros de configuración DDR y exporta estos valores a su proyecto de firmware y simulación. files. el exportado file La sintaxis se muestra en la Figura 2-6.

Firmware

Cuando genera el SmartDesign, lo siguiente files se generan en el Directorio /firmware/drivers_config/sys_config. Estos fileSe requieren s para que el núcleo del firmware CMSIS se compile correctamente y contenga información sobre su diseño actual, incluidos datos de configuración de periféricos e información de configuración del reloj para el MSS. No edites estos files manualmente, ya que se recrean cada vez que se regenera su diseño raíz.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h: datos de configuración de MDDR.
• Sys_config_fddr_define.h: datos de configuración de FDDR.
•  sys_config_mss_clocks.h – Configuración de relojes MSS

Simulación
Cuando genera el SmartDesign asociado con su MSS, la siguiente simulación files se generan en el /directorio de simulación:

•  test.bfm – BFM de alto nivel file que se "ejecuta" primero durante cualquier simulación que ejercite el procesador Cortex-M2 del SmartFusion3 MSS. Ejecuta periférico_init.bfm y user.bfm, en ese orden.
•  periférico_init.bfm: contiene el procedimiento BFM que emula la función CMSIS::SystemInit() ejecutada en Cortex-M3 antes de ingresar al procedimiento main(). Básicamente, copia los datos de configuración de cualquier periférico utilizado en el diseño en los registros de configuración de periféricos correctos y luego espera a que todos los periféricos estén listos antes de afirmar que el usuario puede utilizar estos periféricos.
• MDDR_init.bfm: contiene comandos de escritura BFM que simulan escrituras de los datos del registro de configuración DDR de MSS que ingresó (usando el cuadro de diálogo Editar registros anterior) en los registros del controlador DDR.
• user.bfm: destinado a comandos de usuario. Puede simular la ruta de datos agregando sus propios comandos BFM en este file. Comandos en este file se "ejecutará" después de que periférico_init.bfm se haya completado.

Usando el fileComo se muestra arriba, la ruta de configuración se simula automáticamente. Sólo necesitas editar el user.bfm file para simular la ruta de datos. No edite test.bfm, periférico_init.bfm o MDDR_init.bfm files como estos fileLos archivos se recrean cada vez que se regenera el diseño raíz.

Ruta de configuración de MSS DDR
La solución de inicialización de periféricos requiere que, además de especificar los valores del registro de configuración DDR de MSS, configure la ruta de datos de configuración APB en el MSS (FIC_2). La función SystemInit() escribe los datos en los registros de configuración MDDR a través de la interfaz APB FIC_2.
Nota: Si utiliza System Builder, la ruta de configuración se establece y se conecta automáticamente.

Para configurar la interfaz FIC_2:

1. Abra el cuadro de diálogo del configurador FIC_2 (Figura 2-7) desde el configurador MSS.
2. Seleccione la opción Inicializar periféricos usando Cortex-M3.
3. Asegúrese de que MSS DDR esté marcado, al igual que los bloques Fabric DDR/SERDES si los está utilizando.
4.  Haga clic en Aceptar para guardar su configuración. Esto expondrá los puertos de configuración FIC_2 (interfaces de reloj, reinicio y bus APB), como se muestra en la Figura 2-8.
5.  Generar el MSS. Los puertos FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK y FIC_2_APB_M_RESET_N) ahora están expuestos en la interfaz MSS y se pueden conectar a CoreConfigP y CoreResetP según la especificación de la solución de inicialización periférica.

Para obtener detalles completos sobre la configuración y conexión de los núcleos CoreConfigP y CoreResetP, consulte la Guía del usuario de inicialización de periféricos.

Descripción del puerto

Interfaz DDR PHY
Tabla 3-1 • Interfaz DDR PHY

Nombre del puerto	Dirección	Descripción
MDDR_CAS_N	AFUERA	CAÑÓN DE DRAM
MDDR_CKE	AFUERA	COPA CKE
MDDR_CLK	AFUERA	Reloj, lado P
MDDR_CLK_N	AFUERA	Reloj, lado N
MDDR_CS_N	AFUERA	CSN de la DRAM
MDDR_ODT	AFUERA	ODT DRAM
MDDR_RAS_N	AFUERA	RASN DRAM
MDDR_RESET_N	AFUERA	Restablecimiento de DRAM para DDR3. Ignore esta señal para las interfaces LPDDR y DDR2. Márquelo como no utilizado para interfaces LPDDR y DDR2.
MDDR_WE_N	AFUERA	COPA WEN
MDDR_ADDR[15:0]	AFUERA	Bits de dirección Dram
MDDR_BA[2:0]	AFUERA	Dirección del banco Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	EN FUERA	Datos Dramáticos Mascarilla
MDDR_DQS ([3:0]/[1:0]/[0])	EN FUERA	Dram Data Strobe Entrada/Salida – Lado P
MDDR_DQS_N ([3:0]/[1:0]/[0])	EN FUERA	Dram Data Strobe Entrada/Salida – Lado N
MDDR_DQ ([31:0]/[15:0]/[7:0])	EN FUERA	Entrada/salida de datos DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO en señal
MDDR_DQS_TMATCH_0_OUT	AFUERA	Señal de salida FIFO
MDDR_DQS_TMATCH_1_IN	IN	Señal de entrada FIFO (solo 32 bits)
MDDR_DQS_TMATCH_1_OUT	AFUERA	Señal de salida FIFO (solo 32 bits)
MDDR_DM_RDQS_ECC	EN FUERA	Máscara de datos Dram ECC
MDDR_DQS_ECC	EN FUERA	Dram ECC Data Strobe Entrada/Salida – Lado P
MDDR_DQS_ECC_N	EN FUERA	Dram ECC Data Strobe Entrada/Salida – Lado N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	EN FUERA	Entrada/salida de datos DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO en señal
MDDR_DQS_TMATCH_ECC_OUT	AFUERA	Señal de salida ECC FIFO (solo 32 bits)

Nota: Los anchos de puerto para algunos puertos cambian según la selección del ancho PHY. La notación "[a:0]/ [b:0]/[c:0]" se usa para indicar dichos puertos, donde "[a:0]" se refiere al ancho del puerto cuando se selecciona un ancho PHY de 32 bits. , "[b:0]" corresponde a un ancho PHY de 16 bits y "[c:0]" corresponde a un ancho PHY de 8 bits.

Interfaz de bus Fabric Master AXI
Tabla 3-2 • Interfaz del bus Fabric Master AXI

Nombre del puerto	Dirección	Descripción
DDR_AXI_S_AWREADY	AFUERA	Escriba la dirección lista
DDR_AXI_S_WREADY	AFUERA	Escriba la dirección lista
DDR_AXI_S_BID[3:0]	AFUERA	ID de respuesta
DDR_AXI_S_BRESP[1:0]	AFUERA	Escribir respuesta
DDR_AXI_S_BVALID	AFUERA	Escribir respuesta válida
DDR_AXI_S_ARREADY	AFUERA	Leer dirección lista
DDR_AXI_S_RID[3:0]	AFUERA	Leer identificación Tag
DDR_AXI_S_RRESP[1:0]	AFUERA	Leer respuesta
DDR_AXI_S_RDATA[63:0]	AFUERA	Leer datos
DDR_AXI_S_RLAST	AFUERA	Última lectura Esta señal indica la última transferencia en una ráfaga de lectura.
DDR_AXI_S_RVALID	AFUERA	Leer dirección válida
DDR_AXI_S_AWID[3:0]	IN	Escribir ID de dirección
DDR_AXI_S_AWADDR[31:0]	IN	escribir dirección
DDR_AXI_S_AWLEN[3:0]	IN	Longitud de ráfaga
DDR_AXI_S_AWSIZE[1:0]	IN	Tamaño de ráfaga
DDR_AXI_S_AWBURST[1:0]	IN	tipo de ráfaga
DDR_AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueo Esta señal proporciona información adicional sobre las características atómicas de la transferencia.
DDR_AXI_S_AWVALID	IN	Escribir dirección válida
DDR_AXI_S_WID[3:0]	IN	Escribir ID de datos tag
DDR_AXI_S_WDATA[63:0]	IN	Escribir datos
DDR_AXI_S_WSTRB[7:0]	IN	escribir luces estroboscópicas
DDR_AXI_S_WLAST	IN	escribe el ultimo
DDR_AXI_S_WVALID	IN	Escribir válido
DDR_AXI_S_BREADY	IN	escribir listo
DDR_AXI_S_ARID[3:0]	IN	Leer ID de dirección
DDR_AXI_S_ARADDR[31:0]	IN	Leer dirección
DDR_AXI_S_ARLEN[3:0]	IN	Longitud de ráfaga
DDR_AXI_S_ARSIZE[1:0]	IN	Tamaño de ráfaga
DDR_AXI_S_ARBURST[1:0]	IN	tipo de ráfaga
DDR_AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueo
DDR_AXI_S_ARVALID	IN	Leer dirección válida
DDR_AXI_S_RREADY	IN	Leer dirección lista

Tabla 3-2 • Interfaz de bus Fabric Master AXI (continuación)

Nombre del puerto	Dirección	Descripción
DDR_AXI_S_CORE_RESET_N	IN	Restablecimiento global de MDDR
DDR_AXI_S_RMW	IN	Indica si todos los bytes de un carril de 64 bits son válidos para todos los tiempos de una transferencia AXI. 0: Indica que todos los bytes en todos los tiempos son válidos en la ráfaga y el controlador debe escribir comandos de forma predeterminada. 1: Indica que algunos bytes no son válidos y el controlador debe utilizar de forma predeterminada los comandos RMW Esto se clasifica como una señal de banda lateral del canal de dirección de escritura AXI y es válida con la señal AWVALID. Sólo se utiliza cuando ECC está habilitado.

Interfaz de bus Fabric Master AHB0
Tabla 3-3 • Interfaz de bus Fabric Master AHB0

Nombre del puerto	Dirección	Descripción
DDR_AHB0_SHREADYOUT	AFUERA	Esclavo AHBL listo: cuando es alto para una escritura, indica que el MDDR está listo para aceptar datos y cuando es alto para una lectura, indica que los datos son válidos.
DDR_AHB0_SHRESP	AFUERA	Estado de respuesta de AHBL: cuando se eleva al final de una transacción, indica que la transacción se completó con errores. Cuando se reduce al final de una transacción, indica que la transacción se completó con éxito.
DDR_AHB0_SHRDATA[31:0]	AFUERA	AHBL leer datos: leer datos del esclavo MDDR al maestro de estructura
DDR_AHB0_SHSEL	IN	Selección de esclavo AHBL: cuando se afirma, el MDDR es el esclavo AHBL seleccionado actualmente en el bus AHB de estructura.
DDR_AHB0_SHADDR[31:0]	IN	Dirección AHBL: dirección de byte en la interfaz AHBL
DDR_AHB0_SHBURST[2:0]	IN	Longitud de ráfaga AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica el tamaño de la transferencia actual (solo transacciones de 8/16/32 bytes)
DDR_AHB0_SHTRANS[1:0]	IN	Tipo de transferencia AHBL: indica el tipo de transferencia de la transacción actual
DDR_AHB0_SHMASTLOCK	IN	Bloqueo AHBL: cuando se afirma, la transferencia actual es parte de una transacción bloqueada
DDR_AHB0_SHWRITE	IN	Escritura AHBL: cuando es alto, indica que la transacción actual es una escritura. Cuando es bajo indica que la transacción actual es una lectura
DDR_AHB0_S_HREADY	IN	AHBL listo: cuando está alto, indica que el MDDR está listo para aceptar una nueva transacción
DDR_AHB0_S_HWDATA[31:0]	IN	Datos de escritura AHBL: escriba datos desde el maestro de tejido al MDDR

Interfaz de bus Fabric Master AHB1
Tabla 3-4 • Interfaz de bus Fabric Master AHB1

Nombre del puerto	Dirección	Descripción
DDR_AHB1_SHREADYOUT	AFUERA	Esclavo AHBL listo: cuando es alto para una escritura, indica que el MDDR está listo para aceptar datos y cuando es alto para una lectura, indica que los datos son válidos.
DDR_AHB1_SHRESP	AFUERA	Estado de respuesta de AHBL: cuando se eleva al final de una transacción, indica que la transacción se completó con errores. Cuando se reduce al final de una transacción, indica que la transacción se completó con éxito.
DDR_AHB1_SHRDATA[31:0]	AFUERA	AHBL leer datos: leer datos del esclavo MDDR al maestro de estructura
DDR_AHB1_SHSEL	IN	Selección de esclavo AHBL: cuando se afirma, el MDDR es el esclavo AHBL seleccionado actualmente en el bus AHB de estructura.
DDR_AHB1_SHADDR[31:0]	IN	Dirección AHBL: dirección de byte en la interfaz AHBL
DDR_AHB1_SHBURST[2:0]	IN	Longitud de ráfaga AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica el tamaño de la transferencia actual (solo transacciones de 8/16/32 bytes)
DDR_AHB1_SHTRANS[1:0]	IN	Tipo de transferencia AHBL: indica el tipo de transferencia de la transacción actual
DDR_AHB1_SHMASTLOCK	IN	Bloqueo AHBL: cuando se afirma, la transferencia actual es parte de una transacción bloqueada
DDR_AHB1_SHWRITE	IN	Escritura AHBL: cuando es alta, indica que la transacción actual es una escritura. Cuando está bajo indica que la transacción actual es una lectura.
DDR_AHB1_SHREADY	IN	AHBL listo: cuando está alto, indica que el MDDR está listo para aceptar una nueva transacción
DDR_AHB1_SHWDATA[31:0]	IN	Datos de escritura AHBL: escriba datos desde el maestro de tejido al MDDR

Modo de controlador de memoria suave Interfaz de bus AXI
Tabla 3-5 • Interfaz de bus AXI en modo controlador de memoria virtual

Nombre del puerto	Dirección	Descripción
SMC_AXI_M_WLAST	AFUERA	escribe el ultimo
SMC_AXI_M_WVALID	AFUERA	Escribir válido
SMC_AXI_M_AWLEN[3:0]	AFUERA	Longitud de ráfaga
SMC_AXI_M_AWBURST[1:0]	AFUERA	tipo de ráfaga
SMC_AXI_M_BREADY	AFUERA	Respuesta lista
SMC_AXI_M_AWVALID	AFUERA	Escribir dirección válida
SMC_AXI_M_AWID[3:0]	AFUERA	Escribir ID de dirección
SMC_AXI_M_WDATA[63:0]	AFUERA	Escribir datos
SMC_AXI_M_ARVALID	AFUERA	Leer dirección válida
SMC_AXI_M_WID[3:0]	AFUERA	Escribir ID de datos tag
SMC_AXI_M_WSTRB[7:0]	AFUERA	escribir luces estroboscópicas
SMC_AXI_M_ARID[3:0]	AFUERA	Leer ID de dirección
SMC_AXI_M_ARADDR[31:0]	AFUERA	Leer dirección
SMC_AXI_M_ARLEN[3:0]	AFUERA	Longitud de ráfaga
SMC_AXI_M_ARSIZE[1:0]	AFUERA	Tamaño de ráfaga
SMC_AXI_M_ARBURST[1:0]	AFUERA	tipo de ráfaga
SMC_AXI_M_AWADDR[31:0]	AFUERA	Escribir dirección
SMC_AXI_M_RREADY	AFUERA	Leer dirección lista
SMC_AXI_M_AWSIZE[1:0]	AFUERA	Tamaño de ráfaga
SMC_AXI_M_AWLOCK[1:0]	AFUERA	Tipo de bloqueo Esta señal proporciona información adicional sobre las características atómicas de la transferencia.
SMC_AXI_M_ARLOCK[1:0]	AFUERA	Tipo de bloqueo
SMC_AXI_M_BID[3:0]	IN	ID de respuesta
SMC_AXI_M_RID[3:0]	IN	Leer identificación Tag
SMC_AXI_M_RRESP[1:0]	IN	Leer respuesta
SMC_AXI_M_BRESP[1:0]	IN	Escribir respuesta
SMC_AXI_M_AWREADY	IN	Escriba la dirección lista
SMC_AXI_M_RDATA[63:0]	IN	Leer datos
SMC_AXI_M_WREADY	IN	escribir listo
SMC_AXI_M_BVALID	IN	Escribir respuesta válida
SMC_AXI_M_ARREADY	IN	Leer dirección lista
SMC_AXI_M_RLAST	IN	Última lectura Esta señal indica la última transferencia en una ráfaga de lectura.
SMC_AXI_M_RVALID	IN	Leer válido

Modo de controlador de memoria blanda Interfaz de bus AHB0
Tabla 3-6 • Modo de controlador de memoria virtual Interfaz de bus AHB0

Nombre del puerto	Dirección	Descripción
SMC_AHB_M_HBURST[1:0]	AFUERA	Longitud de ráfaga AHBL
SMC_AHB_M_HTRANS[1:0]	AFUERA	Tipo de transferencia AHBL: indica el tipo de transferencia de la transacción actual.
SMC_AHB_M_HMASTLOCK	AFUERA	Bloqueo AHBL: cuando se afirma, la transferencia actual es parte de una transacción bloqueada
SMC_AHB_M_HWRITE	AFUERA	Escritura AHBL: cuando es alto, indica que la transacción actual es una escritura. Cuando es bajo indica que la transacción actual es una lectura
SMC_AHB_M_HSIZE[1:0]	AFUERA	Tamaño de transferencia AHBL: indica el tamaño de la transferencia actual (solo transacciones de 8/16/32 bytes)
SMC_AHB_M_HWDATA[31:0]	AFUERA	Datos de escritura AHBL: escribe datos desde el maestro MSS al controlador de memoria suave de fabric.
SMC_AHB_M_HADDR[31:0]	AFUERA	Dirección AHBL: dirección de byte en la interfaz AHBL
SMC_AHB_M_HRESP	IN	Estado de respuesta AHBL: cuando se eleva al final de una transacción, indica que la transacción se completó con errores. Cuando baja al final de una transacción indica que la transacción se ha completado con éxito
SMC_AHB_M_HRDATA[31:0]	IN	AHBL lee datos: lee datos del controlador de memoria suave de tejido al maestro MSS
SMC_AHB_M_HREADY	IN	AHBL listo: alto indica que el bus AHBL está listo para aceptar una nueva transacción

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Acerca de Microsemi
Microsemi Corporation (Nasdaq: MSCC) ofrece una cartera completa de soluciones de sistemas y semiconductores para los mercados de comunicaciones, defensa y seguridad, aeroespacial e industrial. Los productos incluyen circuitos integrados analógicos de señal mixta, FPGA, SoC y ASIC de alto rendimiento y resistentes a la radiación; productos de gestión de energía; dispositivos de cronometraje y sincronización y soluciones horarias precisas, que establecen el estándar mundial en materia de tiempo; dispositivos de procesamiento de voz; soluciones de radiofrecuencia; componentes discretos; Soluciones de comunicación y almacenamiento empresarial, tecnologías de seguridad y anti-t escalables.ampproductos más; Soluciones Ethernet; Circuitos integrados y midspans de alimentación a través de Ethernet; así como capacidades y servicios de diseño personalizados. Microsemi tiene su sede en Aliso Viejo, California y cuenta con aproximadamente 4,800 empleados en todo el mundo. Obtenga más información en www.microsemi.com.
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Documentos / Recursos

Configuración del controlador Microsemi SmartFusion2 MSS DDR [pdf] Guía del usuario Configuración del controlador SmartFusion2 MSS DDR, SmartFusion2 MSS, Configuración del controlador DDR, Configuración del controlador

Referencias

• Manual de usuario