SmartFusion2 MSS
Agordo de DDR-Regilo
Libero SoC v11.6 kaj poste
Enkonduko
La SmartFusion2 MSS havas enigitan DDR-regilon. Ĉi tiu DDR-regilo celas kontroli ekster-blatan DDR-memoron. La MDDR-regilo povas esti alirita de la MSS same kiel de la FPGA-ŝtofo. Krome, la DDR-regilo ankaŭ povas esti preteririta, disponigante plian interfacon al la FPGA-ŝtofo (Soft Controller Mode (SMC)).
Por plene agordi la MSS DDR-regilon, vi devas:
- Elektu la datumvojon per la MDDR-Agordilo.
- Agordu la registrovalorojn por la DDR-regilaj registroj.
- Elektu la DDR-memorhorloĝfrekvencojn kaj FPGA-ŝtofon al MDDR-horloĝproporcio (se necese) uzante la MSS CCC-Agordilon.
- Konektu la APB-agordan interfacon de la regilo kiel difinite de la Peripheral Initialization solvo. Por la MDDR-Initialization-cirkvito konstruita de System Builder, raportu al la "MSS DDR-Agorda Vojo" sur paĝo 13 kaj Figuro 2-7.
Vi ankaŭ povas konstrui vian propran inicialigcirkviton uzante memstaran (ne de System Builder) Ekstercentran Inicialigon. Vidu al la SmartFusion2 Memstara Ekstercentra Inicialiga Uzantgvidilo.
MDDR-Agordilo
La MDDR-Agordilo estas uzata por agordi la totalan datumpadon kaj la eksterajn DDR-Memoriajn Parametrojn por la MSS DDR-regilo.
La Ĝenerala langeto fiksas viajn agordojn de Memoro kaj Ŝtofa Interfaco (Figuro 1-1).
Memoraj Agordoj
Enigu la DDR-Memoran Tempon de Solvado. Ĉi tiu estas la tempo, kiun la DDR-memoro bezonas por pravalorigi. La defaŭlta valoro estas 200 us. Referu al via DDR-Memoria Datumfolio por la ĝusta valoro por enigi.
Uzu Memorajn Agordojn por agordi viajn memorajn elektojn en la MDDR.
- Memoro-Tipo - LPDDR, DDR2 aŭ DDR3
- Datuma Larĝo - 32-bita, 16-bita aŭ 8-bita
- SECDED Ebligita ECC - ON aŭ OFF
- Arbitracia Skemo - Tipo-0, Tipo -1, Tipo-2, Tipo-3
- Plej alta Prioritata ID - Validaj valoroj estas de 0 ĝis 15
- Adresa Larĝo (bitoj) - Riferu al via DDR-Memoria Datumfolio por la nombro da vico, banko kaj kolumna adresbitoj por la LPDDR/DDR2/DDR3-memoro, kiun vi uzas. elektu la malsupren-menuon por elekti la ĝustan valoron por vicoj/bankoj/kolumnoj laŭ la datumfolio de la memoro LPDDR/DDR2/DDR3.
Notu: La nombro en la tirlisto rilatas al la nombro da Adresbitoj, ne al la absoluta nombro da vicoj/bankoj/kolumnoj. Por ekzample, se via DDR-memoro havas 4 bankojn, elektu 2 (2 ²=4) por bankoj. Se via DDR-memoro havas 8 bankojn, elektu 3 (2³ =8) por bankoj.
Ŝtofa Interfaco Agordoj
Defaŭlte, la malmola Cortex-M3-procesoro estas agordita por aliri la DDR-Regilon. Vi ankaŭ povas permesi al ŝtofa Majstro aliri la DDR-Regilon ebligante la markobutonon de Ŝtofa Interfaco. En ĉi tiu kazo, vi povas elekti unu el la sekvaj opcioj:
- Uzu AXI-Interfacon - La ŝtofa Majstro aliras la DDR-Regilon per 64-bita AXI-interfaco.
- Uzu Ununura AHBLite-Interfaco - La ŝtofa Majstro aliras la DDR-Regilon per ununura 32-bita AHB-interfaco.
- Uzu du AHBLite-Interfacojn - Du ŝtofaj Majstroj aliras la DDR-Regilon uzante du 32-bitajn AHB-interfacojn.
La agordo view (Figuro 1-1) ĝisdatigoj laŭ via elekto de Ŝtofa Interfaco.
I/O Drive Strength (DDR2 kaj DDR3 nur)
Elektu unu el la sekvaj veturfortoj por viaj DDR I/Os:
- Duona Vetura Forto
- Plena Stirado-Forto
Libero SoC fiksas la DDR-I/O-Normon por via MDDR-sistemo bazita sur via DDR-Memo-tipo kaj I/O-Skoda Forto (kiel montrite en Tab leo 1-1).
Tabelo 1-1 • I/O Drive Strength kaj DDR Memoro-Tipo
| Tipo de memoro DDR | Duonforta Veturado | Plena Forta Veturado |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
IO-Normo (LPDDR nur)
Elektu unu el la sekvaj opcioj:
- LVCMOS18 (Plej Malalta Potenco) por LVCMOS 1.8V IO-normo. Uzite en tipaj LPDDR1-aplikoj.
- LPDDRI Noto: Antaŭ ol vi elektas ĉi tiun normon, certigu, ke via tabulo subtenas ĉi tiun normon. Vi devas uzi ĉi tiun opcion kiam vi celas la M2S-EVAL-KIT aŭ la SF2-STARTER-KIT-tabulojn. LPDDRI IO-normoj postulas, ke IMP_CALIB-rezistilo estas instalita sur la tabulo.
IO-Kalibrado (LPDDR nur)
Elektu unu el la sekvaj opcioj kiam vi uzas LVCMOS18 IO-normon:
- On
- Malŝaltita (Tipa)
Kalibrado ON kaj OFF laŭvole kontrolas la uzon de IO-kalibra bloko kiu kalibras la IO-ŝoforojn al ekstera rezistilo. Kiam OFF, la aparato uzas antaŭfiksitan IO-ŝoforalĝustigon.
Kiam ŝaltita, ĉi tio postulas 150-ohman IMP_CALIB-rezistilon esti instalita sur la PCB.
Ĉi tio estas uzata por kalibri la IO al la PCB-karakterizaĵoj. Tamen, kiam ĝi estas ŝaltita, rezistilo devas esti instalita aŭ la memorregilo ne pravaloriĝos.
Por pliaj informoj, raportu al Apliko de Gvidlinioj pri Dezajno de Estraro de IGLOO393 kaj AC2-SmartFusion2
Notu kaj la SmartFusion2 SoC FPGA High Speed DDR Interfaces User Guide.
Agordo de MDDR-Regilo
Kiam vi uzas la MSS DDR-Regilon por aliri eksteran DDR-Memoron, la DDR-Regilo devas esti agordita ĉe rultempo. Ĉi tio estas farita skribante agordajn datumojn al diligentaj DDR-regilaj agordaj registroj. Ĉi tiuj agordaj datumoj dependas de la karakterizaĵoj de la ekstera DDR-memoro kaj via aplikaĵo. Ĉi tiu sekcio priskribas kiel enigi ĉi tiujn agordajn parametrojn en la MSS DDR-regila agordilo kaj kiel la agordaj datumoj estas administritaj kiel parto de la ĝenerala Peripheral Initialization solvo.
MSS DDR Kontrolaj Registroj
La MSS DDR-Regilo havas aron da registroj, kiuj devas esti agordita ĉe rultempo. La agordaj valoroj por ĉi tiuj registroj reprezentas malsamajn parametrojn, kiel DDR-reĝimon, PHY-larĝon, eksplodreĝimon kaj ECC. Por kompletaj detaloj pri la agordaj registroj de DDR-regiloj, raportu al la Gvidilo de Uzanto de SmartFusion2 SoC FPGA High Speed DDR Interfaces.
MDDR Registras Agordon
Uzu la langetojn Memoro-Inizigo (Figuro 2-1, Figuro 2-2 kaj Figuro 2-3) kaj Memoro-Temigon (Figuro 2-4) por enigi parametrojn, kiuj respondas al via DDR-Memoro kaj aplikaĵo. Valoroj, kiujn vi enigas en ĉi tiuj langetoj, estas aŭtomate tradukitaj al la taŭgaj registro-valoroj. Kiam vi alklakas specifan parametron, ĝia responda registro estas priskribita en la panelo Register Description (malsupra parto en Figuro 1-1 sur paĝo 4).
Inicialigo de memoro
La langeto pri Inicialigo de Memoro ebligas al vi agordi la manierojn, kiel vi volas, ke viaj LPDDR/DDR2/DDR3-memoroj pravigis. La menuo kaj opcioj disponeblaj en la langeto pri Iniciatigado de Memoro varias laŭ la speco de DDR-memoro (LPDDR/DDR2/DDR3), kiun vi uzas. Riferu al via DDR-Memoria Datumfolio kiam vi agordas la opciojn. Kiam vi ŝanĝas aŭ enigas valoron, la panelo Registru Priskribo donas al vi la registran nomon kaj registran valoron, kiuj estas ĝisdatigitaj. Nevalidaj valoroj estas markitaj kiel avertoj. Figuro 2-1, Figuro 2-2 kaj Figuro 2-3 montras la Inicialigan langeton por LPDDR, DDR2 kaj DDR3 respektive.
- Temporeĝimo - Elektu 1T aŭ 2T Tempreĝimon. En 1T (la defaŭlta reĝimo), la DDR-regilo povas elsendi novan komandon en ĉiu horloĝa ciklo. En 2T temporeĝimo, la DDR-regilo tenas la adreson kaj komandbuson validan por du horloĝcikloj. Ĉi tio reduktas la efikecon de la buso al unu komando per du horloĝoj, sed ĝi duobligas la kvanton de aranĝo kaj teni tempo.
- Parta-Array Self Refresh (LPDDR nur). Ĉi tiu funkcio estas por ŝparado de energio por la LPDDR.
Elektu unu el la sekvaj por la regilo por refreŝigi la kvanton da memoro dum memfreŝiĝo:
- Plena aro: Bankoj 0, 1,2 kaj 3
- Duona tabelo: Bankoj 0 kaj 1
– Kvarona tabelo: Banko 0
– Unu-oka tabelo: Banko 0 kun vica adreso MSB=0
– Unu-deksesa tabelo: Banko 0 kun vica adreso MSB kaj MSB-1 ambaŭ egalaj al 0.
Por ĉiuj aliaj opcioj, raportu al via DDR-Memoria Datumfolio kiam vi agordas la opciojn.
Memortempigo
Ĉi tiu langeto ebligas al vi agordi la parametrojn de Memoro-Tempo. Rigardu la Datumfolion de via LPDDR/DDR2/DDR3-memoro dum agordo de la parametroj de Memoro-Tempo.
Kiam vi ŝanĝas aŭ enigas valoron, la panelo Registru Priskribo donas al vi la registran nomon kaj registran valoron, kiuj estas ĝisdatigitaj. Nevalidaj valoroj estas markitaj kiel avertoj.
Importado de DDR-Agordo Files
Krom enigi parametrojn de DDR-memoro per la langetoj pri Inicialigo kaj Tempo de Memoro, vi povas importi valorojn de registro de DDR el file. Por fari tion, alklaku la butonon Importi Agordon kaj navigu al la teksto file enhavanta DDR-registrajn nomojn kaj valorojn. Figuro 2-5 montras la import-agordan sintakson.
Notu: Se vi elektas importi registrajn valorojn prefere ol enigi ilin per la GUI, vi devas specifi ĉiujn necesajn registrovalorojn. Konsultu la Gvidilon de Uzanto de SmartFusion2 SoC FPGA High Speed DDR Interfaces por detaloj.
Eksportante DDR-Agordon Files
Vi ankaŭ povas eksporti la nunajn registrajn agordajn datumojn en tekston file. Ĉi tio file enhavos registrajn valorojn, kiujn vi importis (se ekzistas) kaj ankaŭ tiujn, kiuj estis kalkulitaj el GUI-parametroj, kiujn vi enigis en ĉi tiu dialogo.
Se vi volas malfari ŝanĝojn, kiujn vi faris al la DDR-registra agordo, vi povas fari tion per Restarigi Defaŭltan. Notu, ke ĉi tio forigas ĉiujn registrajn agordajn datumojn kaj vi devas aŭ reimporti aŭ reenigi ĉi tiujn datumojn. La datumoj estas rekomencigitaj al la aparataj rekomencigitaj valoroj.
Generita Datumo
Alklaku OK por generi la agordon. Surbaze de via enigo en la langetoj Ĝenerala, Memortempigo kaj Memoriniciigo, la MDDR-Agordilo komputas valorojn por ĉiuj DDR-agordaj registroj kaj eksportas ĉi tiujn valorojn en vian firmware-projekton kaj simuladon. files. La eksportita file sintakso estas montrita en Figuro 2-6.
Firmvaro
Kiam vi generas la SmartDesign, la sekvaj files estas generitaj en la dosierujo /firmware/ drivers_config/sys_config. Ĉi tiuj files estas postulataj por ke la firmvarkerno de CMSIS kompilu ĝuste kaj enhavu informojn pri via nuna dezajno inkluzive de periferiaj agordaj datumoj kaj horloĝaj agordaj informoj por la MSS. Ne redaktu ĉi tiujn files permane ĉar ili estas rekreitaj ĉiufoje kiam via radika dezajno estas regenerita.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h - MDDR-agordaj datumoj.
- Sys_config_fddr_define.h - FDDR-agordaj datumoj.
- sys_config_mss_clocks.h - MSS-horloĝoj-agordo
Simulado
Kiam vi generas la SmartDesign asociitan kun via MSS, la sekva simulado files estas generitaj en la /simula dosierujo:
- test.bfm - Pintnivela BFM file tio unue estas "ekzekutita" dum iu ajn simulado kiu ekzercas la Cortex-M2-procesoron de la SmartFusion3 MSS. Ĝi ekzekutas peripheral_init.bfm kaj user.bfm, en tiu ordo.
- peripheral_init.bfm – Enhavas la BFM-proceduron, kiu imitas la funkcion CMSIS::SystemInit() rulitan sur la Cortex-M3 antaŭ ol vi eniras la main() proceduron. Ĝi esence kopias la konfiguraciodatenojn por iu periferio uzita en la dezajno al la ĝustaj periferiaj agordaj registroj kaj tiam atendas ke ĉiuj ekstercentraj estu pretaj antaŭ aserti ke la uzanto povas uzi tiujn ekstercentrajn.
- MDDR_init.bfm – Enhavas BFM-skribi komandojn kiuj simulas skribojn de la MSS DDR-agordaj registrodatenoj, kiujn vi enigis (uzante la dialogon Redakti Registrojn supre) en la registrojn de DDR Controller.
- user.bfm - Destinita por uzantkomandoj. Vi povas simuli la datumvojon aldonante viajn proprajn BFM-komandojn en ĉi tio file. Komandoj en ĉi tio file estos "ekzekutita" post kiam peripheral_init.bfm finiĝis.
Uzante la files supre, la agorda vojo estas simulita aŭtomate. Vi nur bezonas redakti la user.bfm file por simuli la datumvojon. Ne redaktu test.bfm, peripheral_init.bfm aŭ MDDR_init.bfm files kiel ĉi tiuj files estas rekreitaj ĉiufoje kiam via radika dezajno estas regenerita.
MSS DDR-Agorda Vojo
La Peripheral Initialization solvo postulas ke, krom specifi MSS DDR agorda registro valoroj, vi agordas la APB agorda datuma vojo en la MSS (FIC_2). La SystemInit() funkcio skribas la datumojn al la MDDR-agordaj registroj per la FIC_2 APB-interfaco.
Notu: Se vi uzas Sistemkonstruilon, la agorda vojo estas fiksita kaj konektita aŭtomate.
Por agordi la FIC_2-interfacon:
- Malfermu la dialogon de agordilo FIC_2 (Figuro 2-7) de la MSS-agordilo.
- Elektu la eblon Iniciatigi ekstercentrajn uzante Cortex-M3.
- Certiĝu, ke la MSS DDR estas kontrolita, same kiel la Fabric DDR/SERDES-blokoj se vi uzas ilin.
- Alklaku OK por konservi viajn agordojn. Ĉi tio elmontros la agordajn havenojn de FIC_2 (Horloĝo, Reset kaj APB-businterfacoj), kiel montrite en Figuro 2-8.
- Generu la MSS. La FIC_2-havenoj (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK kaj FIC_2_APB_M_RESET_N) nun estas elmontritaj ĉe la MSS-interfaco kaj povas esti konektitaj al la CoreConfigP kaj CoreResetP laŭ la Peripheral Initialization solvspecifo.
Por kompletaj detaloj pri agordo kaj konekto de la kernoj CoreConfigP kaj CoreResetP, raportu al la Uzantgvidilo pri Ekstercentra Inicialigo.
Haveno Priskribo
DDR PHY-Interfaco
Tabelo 3-1 • DDR PHY-Interfaco
| Haveno Nomo | Direkto | Priskribo |
| MDDR_CAS_N | EKSTER | DRAM CASN |
| MDDR_CKE | EKSTER | DRAM CKE |
| MDDR_CLK | EKSTER | Horloĝo, P-flanko |
| MDDR_CLK_N | EKSTER | Horloĝo, N-flanko |
| MDDR_CS_N | EKSTER | DRAM CSN |
| MDDR_ODT | EKSTER | DRAM ODT |
| MDDR_RAS_N | EKSTER | DRAM RASN |
| MDDR_RESET_N | EKSTER | DRAM Restarigi por DDR3. Ignoru ĉi tiun signalon por LPDDR kaj DDR2 Interfacoj. Marku ĝin neuzata por LPDDR kaj DDR2 Interfacoj. |
| MDDR_WE_N | EKSTER | DRAM WEN |
| MDDR_ADDR[15:0] | EKSTER | Dram-adresaj bitoj |
| MDDR_BA[2:0] | EKSTER | Adreso de Dram Bank |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | INOUT | Dram Datuma Masko |
| MDDR_DQS ([3:0]/[1:0]/[0]) | INOUT | Dram Datumoj Strobe Enigo/Eligo - P Flanko |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | INOUT | Dram Datumoj Strobe Enigo/Eligo - N Flanko |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | INOUT | Enigo/Eligo de Datumoj de DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO en signalo |
| MDDR_DQS_TMATCH_0_OUT | EKSTER | FIFO eksteren signalo |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO en signalo (32-bita nur) |
| MDDR_DQS_TMATCH_1_OUT | EKSTER | FIFO-elsignalo (nur 32-bita) |
| MDDR_DM_RDQS_ECC | INOUT | Dram ECC Datuma Masko |
| MDDR_DQS_ECC | INOUT | Dram ECC Data Strobe Enigo/Eligo - P Flanko |
| MDDR_DQS_ECC_N | INOUT | Dram ECC Data Strobe Enigo/Eligo - N Flanko |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | INOUT | DRAM ECC Datuma Enigo/Eligo |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO en signalo |
| MDDR_DQS_TMATCH_ECC_OUT | EKSTER | ECC FIFO eksteren signalo (32-bita nur) |
Notu: Havenlarĝoj por kelkaj havenoj ŝanĝiĝas depende de la elekto de la PHY-larĝo. La notacio "[a:0]/ [b:0]/[c:0]" estas uzata por indiki tiajn havenojn, kie "[a:0]" rilatas al la havenolarĝo kiam 32-bita PHY-larĝo estas elektita. , "[b:0]" respondas al 16-bita PHY-larĝo, kaj "[c:0]" respondas al 8-bita PHY-larĝo.
Fabric Master AXI Bus Interfaco
Tabelo 3-2 • Ŝtofo Master AXI Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| DDR_AXI_S_AWREADY | EKSTER | Skribu adreson preta |
| DDR_AXI_S_WREADY | EKSTER | Skribu adreson preta |
| DDR_AXI_S_BID[3:0] | EKSTER | Responda ID |
| DDR_AXI_S_BRESP[1:0] | EKSTER | Skribu respondon |
| DDR_AXI_S_BVALID | EKSTER | Skribu respondon valida |
| DDR_AXI_S_ARREADY | EKSTER | Legu adreson preta |
| DDR_AXI_S_RID[3:0] | EKSTER | Legu ID Tag |
| DDR_AXI_S_RRESP[1:0] | EKSTER | Legu Respondon |
| DDR_AXI_S_RDATA[63:0] | EKSTER | Legu datumojn |
| DDR_AXI_S_RLAST | EKSTER | Legi Laste Ĉi tiu signalo indikas la lastan translokigon en legita eksplodo |
| DDR_AXI_S_RVALID | EKSTER | Legu adreso valida |
| DDR_AXI_S_AWID[3:0] | IN | Skribu Adreso ID |
| DDR_AXI_S_AWADDR[31:0] | IN | Skribu adreson |
| DDR_AXI_S_AWLEN[3:0] | IN | La longo de eksplodo |
| DDR_AXI_S_AWSIZE[1:0] | IN | Eksploda grandeco |
| DDR_AXI_S_AWBURST[1:0] | IN | Burst tipo |
| DDR_AXI_S_AWLOCK[1:0] | IN | Ŝlosila tipo Ĉi tiu signalo provizas pliajn informojn pri la atomaj trajtoj de la translokigo |
| DDR_AXI_S_AWVALID | IN | Skribu adreson valida |
| DDR_AXI_S_WID[3:0] | IN | Skribu Datuman ID tag |
| DDR_AXI_S_WDATA[63:0] | IN | Skribu datumojn |
| DDR_AXI_S_WSTRB[7:0] | IN | Skribu stroboskopojn |
| DDR_AXI_S_WLAST | IN | Skribu laste |
| DDR_AXI_S_WVALID | IN | Skribu valida |
| DDR_AXI_S_BREADY | IN | Skribu preta |
| DDR_AXI_S_ARID[3:0] | IN | Legu Adreso ID |
| DDR_AXI_S_ARADDR[31:0] | IN | Legu adreson |
| DDR_AXI_S_ARLEN[3:0] | IN | La longo de eksplodo |
| DDR_AXI_S_ARSIZE[1:0] | IN | Eksploda grandeco |
| DDR_AXI_S_ARBURST[1:0] | IN | Burst tipo |
| DDR_AXI_S_ARLOCK[1:0] | IN | Ŝlosila Tipo |
| DDR_AXI_S_ARVALID | IN | Legu adreso valida |
| DDR_AXI_S_RREADY | IN | Legu adreson preta |
Tabelo 3-2 • Fabric Master AXI Bus Interface (daŭrigo)
| Haveno Nomo | Direkto | Priskribo |
| DDR_AXI_S_CORE_RESET_N | IN | MDDR Tutmonda Restarigi |
| DDR_AXI_S_RMW | IN | Indikas ĉu ĉiuj bajtoj de 64-bita leno validas por ĉiuj taktoj de AXI-translokigo. 0: Indikas ke ĉiuj bajtoj en ĉiuj taktoj validas en la eksplodo kaj la regilo devus defaŭlte skribi komandojn 1: Indikas, ke kelkaj bajtoj estas nevalidaj kaj la regilo devus defaŭlte al RMW-komandoj Ĉi tio estas klasifikita kiel AXI-skriba adreskanala flankbenda signalo kaj validas kun la AWVALID-signalo. Nur uzata kiam ECC estas ebligita. |
Ŝtofa Majstro AHB0 Bus Interfaco
Tabelo 3-3 • Ŝtofa Majstro AHB0 Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| DDR_AHB0_SHREADYOUT | EKSTER | AHBL-sklavo preta - Kiam alta por skribo indikas ke la MDDR estas preta akcepti datenojn kaj kiam alta por legado indikas ke datumoj validas |
| DDR_AHB0_SHRESP | EKSTER | AHBL responda statuso - Kiam veturita alte ĉe la fino de transakcio indikas ke la transakcio finiĝis kun eraroj. Kiam veturita malalte ĉe la fino de transakcio indikas ke la transakcio kompletigis sukcese. |
| DDR_AHB0_SHRDATA[31:0] | EKSTER | AHBL legu datumojn - Legu datumojn de la MDDR-sklavo al la ŝtofa majstro |
| DDR_AHB0_SHSEL | IN | AHBL-sklavo elektas - Kiam asertita, la MDDR estas la nuntempe elektita AHBL-sklavo sur la ŝtofa AHB-buso |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL-adreso - bajtadreso sur la AHBL-interfaco |
| DDR_AHB0_SHBURST[2:0] | IN | AHBL Burst Longo |
| DDR_AHB0_SHSIZE[1:0] | IN | AHBL-transiga grandeco - Indikas la grandecon de la nuna translokigo (nur 8/16/32 bajtaj transakcioj) |
| DDR_AHB0_SHTRANS[1:0] | IN | AHBL-transiga tipo - Indikas la translokigan tipon de la nuna transakcio |
| DDR_AHB0_SHMASTLOCK | IN | AHBL-seruro - Kiam asertita la nuna translokigo estas parto de ŝlosita transakcio |
| DDR_AHB0_SHWRITE | IN | AHBL-skribi - Kiam alta indikas, ke la nuna transakcio estas skribo. Kiam malalta indikas ke la nuna transakcio estas legado |
| DDR_AHB0_S_HREADY | IN | AHBL preta - Kiam alta, indikas, ke la MDDR pretas akcepti novan transakcion |
| DDR_AHB0_S_HWDATA[31:0] | IN | AHBL-skribi datumojn - Skribu datumojn de la ŝtofa majstro al la MDDR |
Ŝtofa Majstro AHB1 Bus Interfaco
Tabelo 3-4 • Ŝtofa Majstro AHB1 Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| DDR_AHB1_SHREADYOUT | EKSTER | AHBL-sklavo preta - Kiam alta por skribo indikas ke la MDDR estas preta akcepti datenojn kaj kiam alta por legado indikas ke datumoj validas |
| DDR_AHB1_SHRESP | EKSTER | AHBL responda statuso - Kiam veturita alte ĉe la fino de transakcio indikas ke la transakcio finiĝis kun eraroj. Kiam veturita malalte ĉe la fino de transakcio indikas ke la transakcio kompletigis sukcese. |
| DDR_AHB1_SHRDATA[31:0] | EKSTER | AHBL legu datumojn - Legu datumojn de la MDDR-sklavo al la ŝtofa majstro |
| DDR_AHB1_SHSEL | IN | AHBL-sklavo elektas - Kiam asertita, la MDDR estas la nuntempe elektita AHBL-sklavo sur la ŝtofa AHB-buso |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL-adreso - bajtadreso sur la AHBL-interfaco |
| DDR_AHB1_SHBURST[2:0] | IN | AHBL Burst Longo |
| DDR_AHB1_SHSIZE[1:0] | IN | AHBL-transiga grandeco - Indikas la grandecon de la nuna translokigo (nur 8/16/32 bajtaj transakcioj) |
| DDR_AHB1_SHTRANS[1:0] | IN | AHBL-transiga tipo - Indikas la translokigan tipon de la nuna transakcio |
| DDR_AHB1_SHMASTLOCK | IN | AHBL-seruro - Kiam asertita la nuna translokigo estas parto de ŝlosita transakcio |
| DDR_AHB1_SHWRITE | IN | AHBL-skribi - Kiam alta indikas, ke la nuna transakcio estas skribo. Kiam malalta indikas ke la nuna transakcio estas legado. |
| DDR_AHB1_SHREADY | IN | AHBL preta - Kiam alta, indikas, ke la MDDR pretas akcepti novan transakcion |
| DDR_AHB1_SHWDATA[31:0] | IN | AHBL-skribi datumojn - Skribu datumojn de la ŝtofa majstro al la MDDR |
Soft Memory Controller Mode AXI Bus Interface
Tabelo 3-5 • Soft Memory Controller Mode AXI Bus Interface
| Haveno Nomo | Direkto | Priskribo |
| SMC_AXI_M_WLAST | EKSTER | Skribu laste |
| SMC_AXI_M_WVALID | EKSTER | Skribu valida |
| SMC_AXI_M_AWLEN[3:0] | EKSTER | La longo de eksplodo |
| SMC_AXI_M_AWBURST[1:0] | EKSTER | Burst tipo |
| SMC_AXI_M_BREADY | EKSTER | Respondo preta |
| SMC_AXI_M_AWVALID | EKSTER | Skribu Adreso Valida |
| SMC_AXI_M_AWID[3:0] | EKSTER | Skribu Adreso ID |
| SMC_AXI_M_WDATA[63:0] | EKSTER | Skribu Datumojn |
| SMC_AXI_M_ARVALID | EKSTER | Legu adreso valida |
| SMC_AXI_M_WID[3:0] | EKSTER | Skribu Datuman ID tag |
| SMC_AXI_M_WSTRB[7:0] | EKSTER | Skribu stroboskopojn |
| SMC_AXI_M_ARID[3:0] | EKSTER | Legu Adreso ID |
| SMC_AXI_M_ARADDR[31:0] | EKSTER | Legu adreson |
| SMC_AXI_M_ARLEN[3:0] | EKSTER | La longo de eksplodo |
| SMC_AXI_M_ARSIZE[1:0] | EKSTER | Eksploda grandeco |
| SMC_AXI_M_ARBURST[1:0] | EKSTER | Burst tipo |
| SMC_AXI_M_AWADDR[31:0] | EKSTER | Skribu Adreso |
| SMC_AXI_M_RREADY | EKSTER | Legu adreson preta |
| SMC_AXI_M_AWSIZE[1:0] | EKSTER | Eksploda grandeco |
| SMC_AXI_M_AWLOCK[1:0] | EKSTER | Ŝlosila tipo Ĉi tiu signalo provizas pliajn informojn pri la atomaj trajtoj de la translokigo |
| SMC_AXI_M_ARLOCK[1:0] | EKSTER | Ŝlosila Tipo |
| SMC_AXI_M_BID[3:0] | IN | Responda ID |
| SMC_AXI_M_RID[3:0] | IN | Legu ID Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Legu Respondon |
| SMC_AXI_M_BRESP[1:0] | IN | Skribu respondon |
| SMC_AXI_M_AWREADY | IN | Skribu adreson preta |
| SMC_AXI_M_RDATA[63:0] | IN | Legu Datumojn |
| SMC_AXI_M_WREADY | IN | Skribu preta |
| SMC_AXI_M_BVALID | IN | Skribu respondon valida |
| SMC_AXI_M_ARREADY | IN | Legu adreson preta |
| SMC_AXI_M_RLAST | IN | Legi Laste Ĉi tiu signalo indikas la lastan translokigon en legita eksplodo |
| SMC_AXI_M_RVALID | IN | Legu Valida |
Mola Memorregilo Mode AHB0 Bus Interfaco
Tabelo 3-6 • Reĝimo de Soft Memoro-Regilo AHB0 Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| SMC_AHB_M_HBURST[1:0] | EKSTER | AHBL Burst Longo |
| SMC_AHB_M_HTRANS[1:0] | EKSTER | AHBL-transiga tipo - Indikas la translokigan tipon de la nuna transakcio. |
| SMC_AHB_M_HMASTLOCK | EKSTER | AHBL-seruro - Kiam asertita la nuna translokigo estas parto de ŝlosita transakcio |
| SMC_AHB_M_HWRITE | EKSTER | AHBL skribu — Kiam alta indikas, ke la nuna transakcio estas skribado. Kiam malalta indikas ke la nuna transakcio estas legado |
| SMC_AHB_M_HSIZE[1:0] | EKSTER | AHBL-transiga grandeco - Indikas la grandecon de la nuna translokigo (nur 8/16/32 bajtaj transakcioj) |
| SMC_AHB_M_HWDATA[31:0] | EKSTER | AHBL skribdatenoj - Skribu datumojn de la MSS-majstro al la ŝtofo Soft Memory Controller |
| SMC_AHB_M_HADDR[31:0] | EKSTER | AHBL-adreso - bajtadreso sur la AHBL-interfaco |
| SMC_AHB_M_HRESP | IN | AHBL responda statuso - Kiam veturita alte ĉe la fino de transakcio indikas ke la transakcio finiĝis kun eraroj. Kiam veturita malalte ĉe la fino de transakcio indikas ke la transakcio kompletigis sukcese |
| SMC_AHB_M_HRDATA[31:0] | IN | AHBL legi datumojn - Legu datumojn de la ŝtofo Soft Memory Controller al la MSS-majstro |
| SMC_AHB_M_HREADY | IN | AHBL preta - Alta indikas ke la AHBL-buso estas preta akcepti novan transakcion |
Produkta Subteno
Microsemi SoC Products Group subtenas siajn produktojn per diversaj helpservoj, inkluzive de Klienta Servo, Klienta Teknika Subtena Centro, webretejo, retpoŝto, kaj tutmonde vendaj oficejoj. Ĉi tiu apendico enhavas informojn pri kontaktado de Microsemi SoC Products Group kaj uzado de ĉi tiuj helpservoj.
Klienta Servo
Kontaktu Klientservon por ne-teknika produkta subteno, kiel produktaj prezoj, produktaj ĝisdatigoj, ĝisdatigaj informoj, mendostatuso kaj rajtigo.
El Nordameriko, voku 800.262.1060
El la resto de la mondo, voku 650.318.4460
Faksi, de ie ajn en la mondo, 650.318.8044
Klienta Teknika Subtena Centro
Microsemi SoC Products Group provizas sian Klientan Teknikan Subtenan Centron kun tre lertaj inĝenieroj, kiuj povas helpi respondi viajn aparataron, programaron kaj desegnajn demandojn pri Microsemi SoC-Produktoj. La Klienta Teknika Subtena Centro pasigas multe da tempo kreante aplikajn notojn, respondojn al oftaj dezajnaj ciklodemandoj, dokumentadon de konataj problemoj kaj diversaj Oftaj Demandoj. Do, antaŭ ol vi kontaktu nin, bonvolu viziti niajn retajn rimedojn. Tre verŝajne ni jam respondis viajn demandojn.
Teknika Subteno
Por Microsemi SoC Products Support, vizitu http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webretejo
Vi povas foliumi diversajn teknikajn kaj ne-teknikajn informojn sur la ĉefpaĝo de Microsemi SoC Products Group, ĉe www.microsemi.com/soc.
Kontakti la Klienta Teknika Subtena Centro
Tre spertaj inĝenieroj dungis la Teknikan Subtenan Centron. La Teknika Subtena Centro povas esti kontaktita retpoŝte aŭ per la Microsemi SoC Products Group webretejo.
Retpoŝto
Vi povas komuniki viajn teknikajn demandojn al nia retadreso kaj ricevi respondojn per retpoŝto, telefakso aŭ telefono. Ankaŭ, se vi havas problemojn pri dezajno, vi povas retpoŝti vian dezajnon files ricevi helpon. Ni konstante kontrolas la retpoŝtan konton dum la tuta tago. Sendante vian peton al ni, bonvolu nepre inkluzivi vian plenan nomon, kompanian nomon kaj viajn kontaktinformojn por efika prilaborado de via peto.
La retadreso de teknika subteno estas soc_tech@microsemi.com.
Miaj Kazoj
Klientoj de Microsemi SoC Products Group povas sendi kaj spuri teknikajn kazojn interrete irante al Miaj Kazoj.
Ekster Usono
Klientoj, kiuj bezonas helpon ekster la usonaj horzonoj, povas aŭ kontakti teknikan subtenon per retpoŝto (soc_tech@microsemi.com) aŭ kontaktu lokan vendan oficejon.
Vizitu Pri Ni por vendaj oficejo-listoj kaj kompaniaj kontaktoj.
Vendaj oficejo-listoj troveblas ĉe www.microsemi.com/soc/company/contact/default.aspx.
ITAR Teknika Subteno
Por teknika subteno pri RH kaj RT FPGA-oj reguligitaj de Internacia Trafiko en Armiloj (ITAR), kontaktu nin per soc_tech_itar@microsemi.com. Alternative, ene de Miaj Kazoj, elektu Jes en la fallisto de ITAR. Por kompleta listo de ITAR-reguligitaj Microsemi FPGA-oj, vizitu la ITAR web paĝo.
Pri Microsemi
Microsemi Corporation (Nasdaq: MSCC) ofertas ampleksan biletujon de duonkonduktaĵoj kaj sistemaj solvoj por komunikado, defendo kaj sekureco, aerospaca kaj industriaj merkatoj. Produktoj inkluzivas alt-efikecajn kaj radiad-harditajn analogajn mikssignalajn integrajn cirkvitojn, FPGAojn, SoCojn kaj ASICojn; produktoj pri administrado de potenco; tempaj kaj sinkronigaj aparatoj kaj precizaj tempsolvoj, fiksante la mondan normon por tempo; aparatoj pri voĉa prilaborado; RF-solvoj; diskretaj komponantoj; Solvoj pri Entrepreno kaj Komunikado, sekurecaj teknologioj kaj skaleblaj kontraŭ-tamper produktoj; Eterretaj solvoj; Power-over-Ethernet ICs kaj midspans; same kiel laŭmendajn dezajnokapablojn kaj servojn. Microsemi havas ĉefsidejon en Aliso Viejo, Kalifornio kaj havas proksimume 4,800 dungitojn tutmonde. Lernu pli ĉe www.microsemi.com.
Microsemi faras neniun garantion, reprezentadon aŭ garantion koncerne la informojn enhavitajn ĉi tie aŭ la taŭgecon de ĝiaj produktoj kaj servoj por iu ajn aparta celo, nek Microsemi supozas ajnan respondecon de la apliko aŭ uzo de ajna produkto aŭ cirkvito. La produktoj venditaj ĉi-suba kaj ĉiuj aliaj produktoj venditaj de Microsemi estis submetitaj al limigitaj provoj kaj ne devus esti uzataj kune kun misi-kritika ekipaĵo aŭ aplikoj. Oni kredas, ke ajnaj agadospecifoj estas fidindaj sed ne estas kontrolitaj, kaj Aĉetanto devas fari kaj plenumi ĉiujn agadojn kaj aliajn provojn de la produktoj, sole kaj kune kun aŭ instalitaj en iuj finaj produktoj. Aĉetanto ne dependas de iuj datumoj kaj agado-specifoj aŭ parametroj provizitaj de Microsemi. Estas la respondeco de la Aĉetanto sendepende determini taŭgecon de iuj produktoj kaj testi kaj kontroli la samon. La informoj provizitaj de Microsemi ĉi-sube estas provizitaj "kiel estas, kie estas" kaj kun ĉiuj misfunkciadoj, kaj la tuta risko asociita kun tiaj informoj estas tute kun la Aĉetanto. Microsemi ne donas, eksplicite aŭ implicite, al iu ajn partio ajnajn patentajn rajtojn, licencojn, aŭ ajnajn aliajn IP-rajtojn, ĉu koncerne tiajn informojn mem aŭ io ajn priskribitan per tiaj informoj. Informoj provizitaj en ĉi tiu dokumento estas proprieta de Microsemi, kaj Microsemi rezervas la rajton fari ajnajn ŝanĝojn al la informoj en ĉi tiu dokumento aŭ al ajnaj produktoj kaj servoj iam ajn sen avizo.
Microsemi Korporacia Ĉefsidejo
One Enterprise, Aliso Viejo,
CA 92656 Usono
Ene de Usono: +1 800-713-4113
Ekster Usono: +1 949-380-6100
Vendo: +1 949-380-6136
Fakso: +1 949-215-4996
Retpoŝto: sales.support@microsemi.com
©2016 Microsemi Corporation. Ĉiuj rajtoj rezervitaj. Microsemi kaj la Microsemi-emblemo estas varmarkoj de Microsemi Corporation. Ĉiuj aliaj varmarkoj kaj servomarkoj estas la posedaĵo de siaj respektivaj posedantoj.
5-02-00377-5/11.16
Dokumentoj/Rimedoj
 |
Microsemi SmartFusion2 MSS DDR-Regilo-Agordo [pdf] Uzantogvidilo SmartFusion2 MSS DDR-agordo de regilo, SmartFusion2 MSS, DDR-agordo de regilo, regilo-agordo |
