F-Tile DisplayPort FPGA IP дизайн Прample
Ръководство за потребителя
F-Tile DisplayPort FPGA IP дизайн Прample
Актуализиран за Intel® Quartus® Prime Design Suite: 22.2 IP версия: 21.0.1
DisplayPort Intel FPGA IP Design Example Ръководство за бърз старт
Устройствата DisplayPort Intel® F-tile разполагат със симулиращ тестов стенд и хардуерен дизайн, който поддържа компилация и хардуерно тестване FPGA IP дизайн напр.ampфайлове за Intel Agilex™
DisplayPort Intel FPGA IP предлага следния дизайн напрampлес:
- DisplayPort SST паралелен loopback без модул за възстановяване на часовника на пикселите (PCR).
- DisplayPort SST паралелен loopback с AXIS Video Interface
Когато генерирате дизайн на прample, редакторът на параметри автоматично създава fileе необходимо за симулиране, компилиране и тестване на дизайна в хардуера.
Фигура 1. Развитие Stages
Свързана информация
- DisplayPort Intel FPGA IP ръководство за потребителя
- Мигриране към Intel Quartus Prime Pro Edition
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
Регистрирано по ISO 9001: 2015
1.1. Структура на директорията
Фигура 2. Структура на директория
Таблица 1. Дизайн Прample Компоненти
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX градивен блок) |
| dp_rx_data_fifo. ip | |
| rx_top_phy. св | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX градивен блок) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Хардуерни и софтуерни изисквания
Intel използва следния хардуер и софтуер, за да тества дизайна напрampле:
Хардуер
- Комплект за разработка Intel Agilex I-Series
- DisplayPort Source GPU
- DisplayPort мивка (монитор)
- Bitec DisplayPort FMC дъщерна карта Revision 8C
- Кабели за DisplayPort
Софтуер
- Intel Quartus® Prime
- Synopsys* VCS симулатор
1.3. Генериране на дизайна
Използвайте DisplayPort Intel FPGA IP редактор на параметри в софтуера Intel Quartus Prime, за да генерирате дизайна напрampле.
Фигура 3. Генериране на проектния поток
- Изберете Инструменти ➤ IP каталог и изберете Intel Agilex F-tile като семейство целеви устройства.
Забележка: Дизайнът прample поддържа само устройства Intel Agilex F-tile. - В IP каталога намерете и щракнете двукратно върху DisplayPort Intel FPGA IP. Появява се прозорецът New IP Variation.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Редакторът на параметри записва настройките за вариация на IP в a file на име .ip.
- Изберете устройство Intel Agilex F-tile в полето Device или запазете избора на софтуерно устройство Intel Quartus Prime по подразбиране.
- Натиснете OK. Появява се редакторът на параметрите.
- Конфигурирайте желаните параметри както за TX, така и за RX.
- Под дизайн Exampв раздела изберете DisplayPort SST Parallel Loopback Without PCR.
- Изберете Симулация, за да генерирате стенда за тестване, и изберете Синтез, за да генерирате дизайна на хардуера, напрampле. Трябва да изберете поне една от тези опции, за да генерирате дизайна напрample fileс. Ако изберете и двете, времето за генериране става по-дълго.
- За Target Development Kit изберете Intel Agilex I-Series SOC Development Kit. Това кара целевото устройство, избрано в стъпка 4, да се промени, за да съответства на устройството в комплекта за разработка. За Intel Agilex I-Series SOC Development Kit устройството по подразбиране е AGIB027R31B1E2VR0.
- Щракнете върху Generate Exampдизайн.
1.4. Симулиране на дизайна
DisplayPort Intel FPGA IP дизайн напрample testbench симулира сериен loopback дизайн от TX екземпляр към RX екземпляр. Вътрешен модул за генериране на видео шаблони задвижва екземпляра DisplayPort TX, а видео изходът на инстанцията RX се свързва към CRC контролери в тестовия стенд.
Фигура 4. Поток на симулация на дизайн
- Отидете в папката на симулатора на Synopsys и изберете VCS.
- Стартирайте симулационен скрипт.
Източник vcs_sim.sh - Скриптът изпълнява Quartus TLG, компилира и изпълнява тестовия стенд в симулатора.
- Анализирайте резултата.
Успешната симулация завършва със сравнение на SRC на източника и приемника.
1.5. Компилиране и тестване на дизайна
Фигура 5. Компилиране и симулиране на дизайна
За компилиране и стартиране на демонстрационен тест на хардуера напрample design, следвайте тези стъпки:
- Осигурете хардуер напрampгенерирането на дизайн е завършено.
- Стартирайте софтуера Intel Quartus Prime Pro Edition и отворете / quartus/agi_dp_demo.qpf.
- Щракнете върху Обработка ➤ Старт на компилация.
- След успешно компилиране софтуерът Intel Quartus Prime Pro Edition генерира .sof file в указаната от вас директория.
- Свържете конектора DisplayPort RX на дъщерната карта на Bitec към външен източник на DisplayPort, като например графичната карта на компютър.
- Свържете DisplayPort TX конектора на дъщерната карта на Bitec към DisplayPort приемно устройство, като видео анализатор или компютърен монитор.
- Уверете се, че всички превключватели на развойната платка са в позиция по подразбиране.
- Конфигурирайте избраното устройство Intel Agilex F-Tile на платката за разработка, като използвате генерирания .sof file (Инструменти ➤ Програматор ).
- Устройството DisplayPort приемник показва видеото, генерирано от видео източника.
Свързана информация
Ръководство за потребителя на Intel Agilex I-серия FPGA комплект за разработка/
1.5.1. Регенериращ ELF File
По подразбиране ELF file се генерира, когато генерирате динамичния дизайн напрampле.
В някои случаи обаче трябва да регенерирате ELF file ако модифицирате софтуера file или регенерирайте dp_core.qsys file. Регенериране на dp_core.qsys file актуализира .sopcinfo file, което изисква от вас да регенерирате ELF file.
- Отидете на /software и редактирайте кода, ако е необходимо.
- Отидете на /скрипт и изпълнете следния скрипт за компилация: източник build_sw.sh
• В Windows потърсете и отворете Nios II Command Shell. В Nios II Command Shell отидете на /script и изпълнете изходния файл build_sw.sh.
Забележка: За да изпълните скрипт за компилиране на Windows 10, вашата система изисква подсистеми на Windows за Linux (WSL). За повече информация относно стъпките за инсталиране на WSL вижте Наръчника за разработчици на софтуер Nios II.
• В Linux стартирайте Platform Designer и отворете Tools ➤ Nios II Command Shell. В Nios II Command Shell отидете на /script и изпълнете изходния файл build_sw.sh. - Уверете се, че .elf file се генерира в /софтуер/ dp_demo.
- Изтеглете генерирания .elf file в FPGA без прекомпилиране на .sof file като стартирате следния скрипт: nios2-download /software/dp_demo/*.elf
- Натиснете бутона за нулиране на FPGA платката, за да влезе в сила новият софтуер.
1.6. DisplayPort Intel FPGA IP Design Example Параметри
Таблица 2. DisplayPort Intel FPGA IP дизайн Прample QSF ограничение за Intel Agilex Ftile устройство
| QSF ограничение |
Описание |
| set_global_assignment -име VERILOG_MACRO „__DISPLAYPORT_support__=1“ |
От Quartus 22.2 нататък, това QSF ограничение е необходимо, за да се активира персонализираният поток на DisplayPort SRC (Soft Reset Controller) |
Таблица 3. DisplayPort Intel FPGA IP дизайн Прample Параметри за устройство Intel Agilex F-tile
| Параметър | Стойност | Описание |
| Наличен дизайн Прample | ||
| Изберете Дизайн | •Нито един •DisplayPort SST Parallel Loopback без PCR •DisplayPort SST Parallel Loopback с AXIS видео интерфейс |
Изберете дизайна напрampфайл за генериране. •Няма: Няма дизайн напрample е наличен за текущия избор на параметър. •DisplayPort SST Parallel Loopback без PCR: Този дизайн напрample демонстрира паралелна обратна връзка от приемника на DisplayPort към източника на DisplayPort без модул за възстановяване на часовника на пикселите (PCR), когато включите параметъра Разрешаване на порт за видео входно изображение. •DisplayPort SST Parallel Loopback с AXIS Video Interface: Този дизайн прample демонстрира паралелна обратна връзка от приемника на DisplayPort към източника на DisplayPort с AXIS Video интерфейс, когато Enable Active Video Data Protocols е настроен на AXIS-VVP Full. |
| Дизайн Прample Files | ||
| Симулация | Включено, изключено | Включете тази опция, за да генерирате необходимите files за симулационния тестов стенд. |
| Синтез | Включено, изключено | Включете тази опция, за да генерирате необходимите files за Intel Quartus Prime компилация и хардуерен дизайн. |
| Генериран HDL формат | ||
| Генерирай File формат | Verilog, VHDL | Изберете вашия предпочитан HDL формат за генерирания дизайн напрample fileкомплект. Забележка: Тази опция определя само формата за генерирания IP от първо ниво fileс. Всички други files (напр. прample testbenches и най-високо ниво files за хардуерна демонстрация) са във формат Verilog HDL. |
| Комплект за разработка на Target | ||
| Изберете дъска | • Без комплект за разработка •Intel Agilex I-Series Комплект за разработка |
Изберете дъската за целевия дизайн, напрampле. |
| Параметър | Стойност | Описание |
| • Без комплект за разработка: Тази опция изключва всички хардуерни аспекти за дизайна, напрampле. Ядрото P настройва всички назначавания на щифтове на виртуални щифтове. • Intel Agilex I-Series FPGA комплект за разработка: Тази опция автоматично избира целевото устройство на проекта, за да съответства на устройството в този комплект за разработка. Можете да промените целевото устройство с помощта на параметъра Change Target Device, ако вашата версия на платката има различен вариант на устройство. IP ядрото задава всички назначения на щифтове според комплекта за разработка. Забележка: Предварителен проект Прampфайл не е функционално проверен на хардуера в тази версия на Quartus. •Custom Development Kit: Тази опция позволява дизайна напрample да бъде тестван на комплект за разработка на трета страна с Intel FPGA. Може да се наложи да зададете присвояването на щифтовете сами. |
||
| Целево устройство | ||
| Промяна на целевото устройство | Включено, изключено | Включете тази опция и изберете предпочитания вариант на устройство за комплекта за разработка. |
Паралелен Loopback дизайн Прampлес
DisplayPort Intel FPGA IP дизайн напрamples демонстрират паралелна обратна връзка от екземпляр на DisplayPort RX към екземпляр на DisplayPort TX без модул за възстановяване на часовника на пикселите (PCR).
Таблица 4. DisplayPort Intel FPGA IP дизайн Прample за устройство Intel Agilex F-tile
| Дизайн Прample | Наименование | Скорост на данни | Режим на канала | Тип обратна връзка |
| DisplayPort SST паралелен loopback без PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралелно без PCR |
| DisplayPort SST паралелен loopback с AXIS Video Interface | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралелен с AXIS Video Interface |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Характеристики
SST паралелен loopback дизайн напрampдемонстрират предаването на единичен видеопоток от приемника на DisplayPort към източника на DisplayPort.
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги. *Други имена и марки могат да бъдат заявени като собственост на други.
Регистрирано по ISO 9001: 2015
Фигура 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback без PCR
- В този вариант параметърът на източника на DisplayPort, TX_SUPPORT_IM_ENABLE, е включен и се използва интерфейсът за видео изображение.
- DisplayPort приемникът получава видео и/или аудио поточно предаване от външен видео източник като GPU и го декодира в паралелен видео интерфейс.
- Видео изходът на DisplayPort директно задвижва видео интерфейса източник на DisplayPort и кодира към главната връзка на DisplayPort, преди да се предаде към монитора.
- IOPLL задвижва както приемника на DisplayPort, така и видео часовниците на източника на фиксирана честота.
- Ако параметърът MAX_LINK_RATE на приемника и източника на DisplayPort е конфигуриран на HBR3 и PIXELS_PER_CLOCK е конфигуриран на Quad, видео часовникът работи на 300 MHz, за да поддържа скорост на пикселите 8Kp30 (1188/4 = 297 MHz).
Фигура 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback с AXIS Video Интерфейс
- В този вариант параметърът DisplayPort източник и приемник изберете AXIS-VVP FULL в ENABLE ACTIVE VIDEO DATA PROTOCOLS, за да активирате Axis Video Data Interface.
- DisplayPort приемникът получава видео и/или аудио поточно предаване от външен видео източник като GPU и го декодира в паралелен видео интерфейс.
- DisplayPort Sink преобразува потока от видео данни във видео данни по оси и задвижва интерфейса за видео данни по оста на източника на DisplayPort чрез VVP Video Frame Buffer. DisplayPort Source преобразува видеоданните по оста в главната връзка на DisplayPort, преди да ги предаде към монитора.
- В този вариант на дизайн има три основни видео такта, а именно rx/tx_axi4s_clk, rx_vid_clk и tx_vid_clk. axi4s_clk работи на 300 MHz и за двата модула AXIS в Source и Sink. rx_vid_clk изпълнява конвейер DP Sink Video на 300 MHz (за поддръжка на всяка разделителна способност до 8Kp30 4PIPs), докато tx_vid_clk изпълнява конвейер DP Source Video на действителната честота на Pixel Clock (разделена на PIPs).
- Този вариант на дизайн автоматично конфигурира честотата tx_vid_clk чрез I2C програмиране към вградения SI5391B OSC, когато дизайнът открие промяна в разделителната способност.
- Този вариант на дизайн демонстрира само фиксиран брой разделителни способности, както е предварително дефинирано в софтуера DisplayPort, а именно:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Тактова схема
Схемата за тактова честота илюстрира домейните на часовника в DisplayPort Intel FPGA IP дизайн напрampле.
Фигура 8. Тактова схема на приемопредавател DisplayPort F-плочка Intel Agilex
Таблица 5. Сигнали на тактова схема
| Часовник в диаграма |
Описание |
| SysPLL refclk | F-плочка Системен PLL референтен часовник, който може да бъде всяка тактова честота, която се дели на System PLL за тази изходна честота. В този дизайн прample, system_pll_clk_link и rx/tx refclk_link споделят един и същ 150 MHz SysPLL refclk. |
| Часовник в диаграма | Описание |
| Той трябва да бъде свободно работещ часовник, който е свързан от специален щифт за референтен часовник на приемо-предавателя към порта за входен часовник на Reference and System PLL Clocks IP, преди да свържете съответния изходен порт към DisplayPort Phy Top. Забележка: За този дизайн прample, конфигурирайте Clock Controller GUI Si5391A OUT6 до 150 MHz. |
|
| система pll clk връзка | Минималната системна PLL изходна честота за поддържане на всички скорости на DisplayPort е 320 MHz. Този дизайн прample използва 900 MHz (най-висока) изходна честота, така че SysPLL refclk да може да се споделя с rx/tx refclk_link, която е 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR и Tx PLL Link refclk, който е фиксиран на 150 MHz, за да поддържа всички скорости на данни на DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Clock към часовника DisplayPort IP ядро. Честота, еквивалентна на скоростта на предаване на данни, разделена на ширината на паралелните данни. Exampле: Честота = скорост на данните / ширина на данните = 8.1G (HBR3) / 40 бита = 202.5 MHz |
2.3. Симулационен тестов стенд
Тестовият стенд за симулация симулира сериен loopback на DisplayPort TX към RX.
Фигура 9. Блокова диаграма на стенда за симулация на DisplayPort Intel FPGA IP Simplex
Таблица 6. Компоненти на тестовия стенд
| Компонент | Описание |
| Генератор на видео модели | Този генератор създава модели на цветни ленти, които можете да конфигурирате. Можете да параметризирате времето на видео формата. |
| Testbench Control | Този блок контролира тестовата последователност на симулацията и генерира необходимите стимулационни сигнали към TX ядрото. Блокът за управление на тестовата стенда също чете стойността на CRC както от източника, така и от приемника, за да направи сравнения. |
| RX Link Speed Clock Frequency Checker | Този инструмент за проверка проверява дали възстановената тактова честота на RX трансивъра съответства на желаната скорост на предаване на данни. |
| TX Link Speed Clock Frequency Checker | Този инструмент за проверка проверява дали възстановената тактова честота на TX трансивъра съответства на желаната скорост на предаване на данни. |
Симулационният тестов стенд извършва следните проверки:
Таблица 7. Проверки на Testbench
| Критерии за изпитване |
Проверка |
| • Обучение за връзка при скорост на предаване на данни HBR3 • Прочетете DPCD регистрите, за да проверите дали DP Status задава и измерва честотата на скоростта на връзката на TX и RX. |
Интегрира инструмент за проверка на честотата за измерване на скоростта на връзката изходна честота на часовника от трансивъра TX и RX. |
| • Пуснете видео модел от TX към RX. • Проверете CRC както за източника, така и за приемника, за да проверите дали съвпадат |
• Свързва генератора на видео модели към източника на DisplayPort за генериране на видео шаблони. • След това контролът на Testbench прочита CRC на източника и приемника от регистрите DPTX и DPRX и сравнява, за да гарантира, че и двете CRC стойности са идентични. Забележка: За да сте сигурни, че CRC е изчислен, трябва да активирате параметъра за автоматизация на теста Support CTS. |
История на ревизиите на документа за F-Tile DisplayPort Intel FPGA IP Design Example Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2022.09.02 | 22. | 20.0.1 | • Променено заглавие на документа от DisplayPort Intel Agilex F-Tile FPGA IP Design Example Ръководство за потребителя за F-Tile DisplayPort Intel FPGA IP Design Прample Ръководство за потребителя. •Активиран AXIS Video Design Exampле вариант. • Премахна дизайна Static Rate и го замени с Multi Rate Design Exampле. •Премахната е бележката в DisplayPort Intel FPGA IP Design Example Кратко ръководство за стартиране, което казва, че версията на софтуера Intel Quartus Prime 21.4 поддържа само Preliminary Design Exampлес. • Фигурата на структурата на директорията е заменена с правилната фигура. •Добавена е секция Regenerating ELF File под Компилиране и тестване на дизайна. •Актуализиран е разделът за хардуерни и софтуерни изисквания, за да включи допълнителен хардуер изисквания. |
| 2021.12.13 | 21. | 20.0.0 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
Регистрирано по ISO 9001: 2015
Онлайн версия
Изпратете обратна връзка
УГ-20347г
ID: 709308
Версия: 2022.09.02
Документи / Ресурси
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdf] Ръководство за потребителя F-Tile DisplayPort FPGA IP дизайн Прample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP дизайн Прample, UG-20347, 709308 |
