Gabay sa Gumagamit ng Configuration ng Microsemi SmartFusion2 MSS DDR Controller

SmartFusion2 MSS
Configuration ng DDR Controller
Libero SoC v11.6 at mas bago

Mga nilalaman magtago

1 Panimula

2 Configurator ng MDDR

3 Configuration ng MDDR Controller

4 Paglalarawan ng Port

5 Suporta sa Produkto

6 Mga Dokumento / Mga Mapagkukunan

6.1 Mga sanggunian

7 Mga Kaugnay na Post

Panimula

Ang SmartFusion2 MSS ay may naka-embed na DDR controller. Ang DDR controller na ito ay inilaan upang kontrolin ang isang off-chip DDR memory. Ang MDDR controller ay maaaring ma-access mula sa MSS pati na rin mula sa FPGA fabric. Bilang karagdagan, ang DDR controller ay maaari ding i-bypass, na nagbibigay ng karagdagang interface sa FPGA fabric (Soft Controller Mode (SMC)).
Upang ganap na i-configure ang controller ng MSS DDR, dapat mong:

Piliin ang datapath gamit ang MDDR Configurator.

Itakda ang mga halaga ng rehistro para sa mga rehistro ng DDR controller.
Piliin ang DDR memory clock frequency at FPGA fabric sa MDDR clock ratio (kung kinakailangan) gamit ang MSS CCC Configurator.

Ikonekta ang APB configuration interface ng controller gaya ng tinukoy ng Peripheral Initialization solution. Para sa MDDR Initialization circuitry na binuo ng System Builder, sumangguni sa “MSS DDR Configuration Path” sa pahina 13 at Figure 2-7.
Maaari ka ring bumuo ng iyong sariling initialization circuitry gamit ang standalone (hindi ng System Builder) Peripheral Initialization. Sumangguni sa Gabay sa Gumagamit ng SmartFusion2 Standalone Peripheral Initialization.

Configurator ng MDDR

Ang MDDR Configurator ay ginagamit upang i-configure ang pangkalahatang datapath at ang panlabas na DDR Memory Parameter para sa MSS DDR controller.

Itinatakda ng tab na Pangkalahatan ang iyong mga setting ng Memory at Fabric Interface (Figure 1-1).
Mga Setting ng Memory
Ilagay ang DDR Memory Settling Time. Ito ang oras na kailangan ng memorya ng DDR na magsimula. Ang default na halaga ay 200 us. Sumangguni sa iyong DDR Memory Data Sheet para sa tamang halaga na ilalagay.
Gamitin ang Mga Setting ng Memory upang i-configure ang iyong mga opsyon sa memory sa MDDR.

Uri ng Memory – LPDDR, DDR2, o DDR3
Lapad ng Data – 32-bit, 16-bit o 8-bit

SECDED Pinagana ang ECC – NAKA-ON o NAKA-OFF
Arbitration Scheme – Uri-0, Uri -1, Uri-2, Uri-3

Pinakamataas na Priyoridad ID – Ang mga wastong halaga ay mula 0 hanggang 15
Lapad ng Address (bits) – Sumangguni sa iyong DDR Memory Data Sheet para sa bilang ng row, bank, at column address bits para sa LPDDR/DDR2/DDR3 memory na iyong ginagamit. piliin ang pull-down na menu upang piliin ang tamang halaga para sa mga row/bangko/column ayon sa data sheet ng LPDDR/DDR2/DDR3 memory.

Tandaan: Ang numero sa pull-down na listahan ay tumutukoy sa bilang ng mga bit ng Address, hindi ang ganap na bilang ng mga row/bangko/column. Para kay exampKung ang iyong DDR memory ay may 4 na bangko, pumili ng 2 (2 ²=4) para sa mga bangko. Kung ang iyong DDR memory ay may 8 bangko, piliin ang 3 (2³ =8) para sa mga bangko.

Mga Setting ng Interface ng Tela
Bilang default, ang hard Cortex-M3 processor ay naka-set up upang ma-access ang DDR Controller. Maaari mo ring payagan ang isang fabric Master na i-access ang DDR Controller sa pamamagitan ng pagpapagana sa Fabric Interface Setting na checkbox. Sa kasong ito, maaari kang pumili ng isa sa mga sumusunod na opsyon:

Gumamit ng AXI Interface – Ina-access ng fabric Master ang DDR Controller sa pamamagitan ng 64-bit AXI interface.
Gumamit ng Single AHBLite Interface – Ina-access ng fabric Master ang DDR Controller sa pamamagitan ng isang 32-bit AHB interface.

Gumamit ng dalawang AHBLite Interface – Dalawang tela Master ang nag-access sa DDR Controller gamit ang dalawang 32-bit na AHB interface.
Ang pagsasaayos view (Figure 1-1) mga update ayon sa iyong piniling Fabric Interface.

Lakas ng I/O Drive (DDR2 at DDR3 lang)
Pumili ng isa sa mga sumusunod na lakas ng drive para sa iyong DDR I/Os:

Lakas ng Half Drive
Buong Lakas ng Drive

Itinatakda ng Libero SoC ang DDR I/O Standard para sa iyong MDDR system batay sa uri ng iyong DDR Memory at Lakas ng I/O Drive (tulad ng ipinapakita sa Tab 1-1).
Talahanayan 1-1 • Lakas ng I/O Drive at Uri ng Memory ng DDR

Uri ng DDR Memory	Half Strength Drive	Full Strength Drive
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (LPDDR lang)
Pumili ng isa sa mga sumusunod na opsyon:

LVCMOS18 (Lowest Power) para sa LVCMOS 1.8V IO standard. Ginagamit sa mga karaniwang LPDDR1 application.
LPDDRI Tandaan: Bago mo piliin ang pamantayang ito, tiyaking sinusuportahan ng iyong board ang pamantayang ito. Dapat mong gamitin ang opsyong ito kapag tina-target ang M2S-EVAL-KIT o ang SF2-STARTER-KIT boards. Ang mga pamantayan ng LPDDRI IO ay nangangailangan na ang isang IMP_CALIB risistor ay naka-install sa board.

IO Calibration (LPDDR lang)
Pumili ng isa sa mga sumusunod na opsyon kapag gumagamit ng LVCMOS18 IO standard:

Naka-off (Karaniwang)

Opsyonal na kinokontrol ng Calibration ON at OFF ang paggamit ng IO calibration block na nag-calibrate sa mga IO driver sa isang panlabas na risistor. Kapag NAKA-OFF, gumagamit ang device ng preset na IO driver adjustment.
Kapag ON, nangangailangan ito ng 150-ohm IMP_CALIB resistor na mai-install sa PCB.
Ito ay ginagamit upang i-calibrate ang IO sa mga katangian ng PCB. Gayunpaman, kapag nakatakda sa ON, kailangang mai-install ang isang risistor o hindi magsisimula ang memory controller.
Para sa karagdagang impormasyon, sumangguni sa AC393-SmartFusion2 at IGLOO2 Board Design Guidelines Application
Tandaan at ang SmartFusion2 SoC FPGA High Speed DDR Interfaces na Gabay sa Gumagamit.

Configuration ng MDDR Controller

Kapag ginamit mo ang MSS DDR Controller upang ma-access ang isang panlabas na DDR Memory, ang DDR Controller ay dapat na i-configure sa runtime. Ginagawa ito sa pamamagitan ng pagsusulat ng data ng configuration sa nakalaang mga register ng configuration ng DDR controller. Ang data ng pagsasaayos na ito ay nakasalalay sa mga katangian ng panlabas na memorya ng DDR at ang iyong aplikasyon. Inilalarawan ng seksyong ito kung paano ipasok ang mga parameter ng configuration na ito sa configurator ng controller ng MSS DDR at kung paano pinamamahalaan ang data ng configuration bilang bahagi ng pangkalahatang solusyon sa Peripheral Initialization.

Mga Rehistro ng Kontrol ng MSS DDR
Ang MSS DDR Controller ay may isang set ng mga rehistro na kailangang i-configure sa runtime. Ang mga value ng configuration para sa mga register na ito ay kumakatawan sa iba't ibang parameter, gaya ng DDR mode, PHY width, burst mode, at ECC. Para sa kumpletong detalye tungkol sa mga register ng configuration ng DDR controller, sumangguni sa Gabay ng Gumagamit ng SmartFusion2 SoC FPGA High Speed DDR Interfaces.
Configuration ng Mga Rehistro ng MDDR
Gamitin ang mga tab na Memory Initialization (Figure 2-1, Figure 2-2, at Figure 2-3) at Memory Timing (Figure 2-4) para maglagay ng mga parameter na tumutugma sa iyong DDR Memory at application. Ang mga halagang inilagay mo sa mga tab na ito ay awtomatikong isinasalin sa naaangkop na mga halaga ng pagpaparehistro. Kapag nag-click ka sa isang partikular na parameter, ang kaukulang rehistro nito ay inilalarawan sa pane ng Paglalarawan ng Register (ibabang bahagi sa Figure 1-1 sa pahina 4).
Pagsisimula ng Memorya
Binibigyang-daan ka ng tab na Memory Initialization na i-configure ang mga paraan na gusto mong masimulan ang iyong LPDDR/DDR2/DDR3 memory. Ang menu at mga opsyon na available sa tab na Memory Initialization ay nag-iiba ayon sa uri ng DDR memory (LPDDR/DDR2/DDR3) na iyong ginagamit. Sumangguni sa iyong DDR Memory Data Sheet kapag na-configure mo ang mga opsyon. Kapag nagpalit ka o naglagay ng value, ang Register Description pane ay nagbibigay sa iyo ng register name at register value na na-update. Ang mga di-wastong halaga ay na-flag bilang mga babala. Ipinapakita ng Figure 2-1, Figure 2-2, at Figure 2-3 ang Initialization tab para sa LPDDR, DDR2 at DDR3, ayon sa pagkakabanggit.

Timing Mode – Piliin ang 1T o 2T Timing mode. Sa 1T (ang default mode), ang DDR controller ay maaaring mag-isyu ng bagong command sa bawat clock cycle. Sa 2T timing mode, hawak ng DDR controller ang address at command bus na valid para sa dalawang clock cycle. Binabawasan nito ang kahusayan ng bus sa isang command sa bawat dalawang orasan, ngunit dinodoble nito ang dami ng oras ng pag-setup at pag-hold.
Partial-Array Self Refresh (LPDDR lang). Ang feature na ito ay para sa power saving para sa LPDDR.
Pumili ng isa sa mga sumusunod para sa controller upang i-refresh ang dami ng memory sa panahon ng self-refresh:
– Buong hanay: Mga Bangko 0, 1,2, at 3
– Half array: Mga Bangko 0 at 1
– Quarter array: Bangko 0
– One-eighth array: Bank 0 na may row address na MSB=0
– Isang-labing-anim na hanay: Bangko 0 na may row address na MSB at MSB-1 na parehong katumbas ng 0.
Para sa lahat ng iba pang opsyon, sumangguni sa iyong DDR Memory Data Sheet kapag na-configure mo ang mga opsyon.

Memory Timing
Binibigyang-daan ka ng tab na ito na i-configure ang mga parameter ng Memory Timing. Sumangguni sa Data Sheet ng iyong LPDDR/ DDR2/DDR3 memory kapag kino-configure ang mga parameter ng Memory Timing.
Kapag nagpalit ka o naglagay ng value, ang Register Description pane ay nagbibigay sa iyo ng register name at register value na na-update. Ang mga di-wastong halaga ay na-flag bilang mga babala.

Pag-import ng DDR Configuration Files
Bilang karagdagan sa pagpasok ng mga parameter ng DDR Memory gamit ang Memory Initialization at Timing tab, maaari kang mag-import ng mga halaga ng rehistro ng DDR mula sa isang file. Upang gawin ito, i-click ang pindutan ng Import Configuration at mag-navigate sa teksto file naglalaman ng mga pangalan at halaga ng rehistro ng DDR. Ipinapakita ng Figure 2-5 ang syntax ng configuration ng pag-import.

Tandaan: Kung pipiliin mong mag-import ng mga halaga ng rehistro sa halip na ilagay ang mga ito gamit ang GUI, dapat mong tukuyin ang lahat ng kinakailangang halaga ng rehistro. Sumangguni sa Gabay ng Gumagamit ng SmartFusion2 SoC FPGA High Speed DDR Interfaces para sa mga detalye.

Pag-export ng DDR Configuration Files
Maaari mo ring i-export ang kasalukuyang data ng configuration ng rehistro sa isang text file. Ito file ay maglalaman ng mga halaga ng rehistro na iyong na-import (kung mayroon man) pati na rin ang mga na-compute mula sa mga parameter ng GUI na iyong inilagay sa dialog na ito.
Kung gusto mong i-undo ang mga pagbabagong ginawa mo sa configuration ng rehistro ng DDR, magagawa mo ito gamit ang Restore Default. Tandaan na tinatanggal nito ang lahat ng data ng configuration ng rehistro at dapat mong i-import muli o muling ipasok ang data na ito. Ni-reset ang data sa mga halaga ng pag-reset ng hardware.
Binuo na Data
I-click ang OK upang buuin ang configuration. Batay sa iyong input sa mga tab na General, Memory Timing at Memory Initialization, ang MDDR Configurator ay nag-compute ng mga halaga para sa lahat ng DDR configuration registers at ini-export ang mga value na ito sa iyong firmware project at simulation files. Ang na-export file ang syntax ay ipinapakita sa Figure 2-6.

Firmware

Kapag nabuo mo ang SmartDesign, ang mga sumusunod files ay nabuo sa /firmware/ drivers_config/sys_config na direktoryo. Ang mga ito files ay kinakailangan para sa CMSIS firmware core upang mag-compile nang maayos at naglalaman ng impormasyon tungkol sa iyong kasalukuyang disenyo kasama ang peripheral configuration data at clock configuration information para sa MSS. Huwag i-edit ang mga ito files mano-mano dahil ang mga ito ay muling nilikha sa tuwing ang iyong disenyo ng ugat ay muling nabuo.

sys_config.c
sys_config.h

sys_config_mddr_define.h – MDDR configuration data.
Sys_config_fddr_define.h – FDDR configuration data.
sys_config_mss_clocks.h – configuration ng mga orasan ng MSS

Simulation
Kapag nabuo mo ang SmartDesign na nauugnay sa iyong MSS, ang sumusunod na simulation files ay nabuo sa / direktoryo ng simulation:

test.bfm – Top-level na BFM file na unang "isinasagawa" sa panahon ng anumang simulation na ginagamit ang SmartFusion2 MSS' Cortex-M3 processor. Isinasagawa nito ang peripheral_init.bfm at user.bfm, sa ganoong pagkakasunud-sunod.
peripheral_init.bfm – Naglalaman ng BFM procedure na tumutulad sa CMSIS::SystemInit() function na tumatakbo sa Cortex-M3 bago ka pumasok sa main() procedure. Talagang kinokopya nito ang data ng pagsasaayos para sa anumang peripheral na ginamit sa disenyo sa tamang mga rehistro ng pagsasaayos ng peripheral at pagkatapos ay hihintayin na maging handa ang lahat ng peripheral bago igiit na magagamit ng user ang mga peripheral na ito.

MDDR_init.bfm – Naglalaman ng BFM write command na gayahin ang pagsusulat ng data ng rehistro ng configuration ng MSS DDR na iyong inilagay (gamit ang dialog ng Edit Registers sa itaas) sa mga register ng DDR Controller.
user.bfm – Inilaan para sa mga utos ng user. Maaari mong gayahin ang datapath sa pamamagitan ng pagdaragdag ng sarili mong mga command sa BFM dito file. Mga utos dito file ay "ipapatupad" pagkatapos makumpleto ang peripheral_init.bfm.

Gamit ang files sa itaas, ang configuration path ay awtomatikong ginagaya. Kailangan mo lang i-edit ang user.bfm file upang gayahin ang datapath. Huwag i-edit ang test.bfm, peripheral_init.bfm, o MDDR_init.bfm filetulad ng mga ito files ay muling nilikha sa tuwing ang iyong disenyo ng ugat ay muling nabuo.

Path ng Configuration ng MSS DDR
Ang solusyon sa Peripheral Initialization ay nangangailangan na, bilang karagdagan sa pagtukoy ng mga halaga ng rehistro ng configuration ng MSS DDR, i-configure mo ang path ng data ng configuration ng APB sa MSS (FIC_2). Ang SystemInit() function ay nagsusulat ng data sa MDDR configuration registers sa pamamagitan ng FIC_2 APB interface.
Tandaan: Kung gumagamit ka ng System Builder ang configuration path ay nakatakda at awtomatikong nakakonekta.

Upang i-configure ang interface ng FIC_2:

Buksan ang FIC_2 configurator dialog (Figure 2-7) mula sa MSS configurator.
Piliin ang I-initialize ang mga peripheral gamit ang Cortex-M3 na opsyon.
Siguraduhin na ang MSS DDR ay naka-check, gayundin ang mga bloke ng Fabric DDR/SERDES kung ginagamit mo ang mga ito.

I-click ang OK upang i-save ang iyong mga setting. Ilantad nito ang mga port ng configuration ng FIC_2 (Clock, Reset, at APB bus interface), tulad ng ipinapakita sa Figure 2-8.
Bumuo ng MSS. Ang mga FIC_2 port (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK at FIC_2_APB_M_RESET_N) ay nakalabas na ngayon sa interface ng MSS at maaaring ikonekta sa CoreConfigP at CoreResetP ayon sa detalye ng Peripheral Initialization solution.

Para sa kumpletong mga detalye sa pag-configure at pagkonekta sa CoreConfigP at CoreResetP core, sumangguni sa Peripheral Initialization User Guide.

Paglalarawan ng Port

Interface ng DDR PHY
Talahanayan 3-1 • DDR PHY Interface

Pangalan ng Port	Direksyon	Paglalarawan
MDDR_CAS_N	LABAS	DRAM CASN
MDDR_CKE	LABAS	DRAM CKE
MDDR_CLK	LABAS	Relo, P side
MDDR_CLK_N	LABAS	Orasan, N gilid
MDDR_CS_N	LABAS	DRAM CSN
MDDR_ODT	LABAS	DRAM ODT
MDDR_RAS_N	LABAS	DRAM RASN
MDDR_RESET_N	LABAS	I-reset ang DRAM para sa DDR3. Huwag pansinin ang signal na ito para sa LPDDR at DDR2 Interface. Markahan itong hindi nagamit para sa LPDDR at DDR2 Interface.
MDDR_WE_N	LABAS	DRAM WEN
MDDR_ADDR[15:0]	LABAS	Mga bit ng Dram Address
MDDR_BA[2:0]	LABAS	Address ng Dram Bank
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – P Gilid
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – N Gilid
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Input/Output ng DRAM Data
MDDR_DQS_TMATCH_0_IN	IN	FIFO sa signal
MDDR_DQS_TMATCH_0_OUT	LABAS	FIFO out signal
MDDR_DQS_TMATCH_1_IN	IN	FIFO sa signal (32-bit lang)
MDDR_DQS_TMATCH_1_OUT	LABAS	FIFO out signal (32-bit lang)
MDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
MDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output – P Side
MDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output – N Gilid
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	Input/Output ng DRAM ECC Data
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO sa signal
MDDR_DQS_TMATCH_ECC_OUT	LABAS	ECC FIFO out signal (32-bit lang)

Tandaan: Ang mga lapad ng port para sa ilang mga port ay nagbabago depende sa pagpili ng lapad ng PHY. Ang notasyong “[a:0]/ [b:0]/[c:0]” ay ginagamit upang tukuyin ang mga naturang port, kung saan ang “[a:0]” ay tumutukoy sa lapad ng port kapag pinili ang isang 32-bit na lapad ng PHY , "[b:0]" ay tumutugma sa isang 16-bit na lapad ng PHY, at "[c:0]" ay tumutugma sa isang 8-bit na lapad ng PHY.

Fabric Master AXI Bus Interface
Talahanayan 3-2 • Fabric Master AXI Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
DDR_AXI_S_AWREADY	LABAS	Isulat ang address handa na
DDR_AXI_S_WREADY	LABAS	Isulat ang address handa na
DDR_AXI_S_BID[3:0]	LABAS	ID ng tugon
DDR_AXI_S_BRESP[1:0]	LABAS	Sumulat ng tugon
DDR_AXI_S_BVALID	LABAS	Isulat ang sagot na wasto
DDR_AXI_S_ARREADY	LABAS	Read address ready na
DDR_AXI_S_RID[3:0]	LABAS	Basahin ang ID Tag
DDR_AXI_S_RRESP[1:0]	LABAS	Basahin ang Tugon
DDR_AXI_S_RDATA[63:0]	LABAS	Basahin ang data
DDR_AXI_S_RLAST	LABAS	Huling Basahin Ang signal na ito ay nagpapahiwatig ng huling paglipat sa isang read burst
DDR_AXI_S_RVALID	LABAS	Basahin ang address na wasto
DDR_AXI_S_AWID[3:0]	IN	Sumulat ng Address ID
DDR_AXI_S_AWADDR[31:0]	IN	Sumulat ng address
DDR_AXI_S_AWLEN[3:0]	IN	Haba ng pagsabog
DDR_AXI_S_AWSIZE[1:0]	IN	Laki ng pagsabog
DDR_AXI_S_AWBURST[1:0]	IN	Uri ng pagsabog
DDR_AXI_S_AWLOCK[1:0]	IN	Uri ng lock Ang signal na ito ay nagbibigay ng karagdagang impormasyon tungkol sa mga atomic na katangian ng paglipat
DDR_AXI_S_AWVALID	IN	Isulat ang address na wasto
DDR_AXI_S_WID[3:0]	IN	Sumulat ng Data ID tag
DDR_AXI_S_WDATA[63:0]	IN	Sumulat ng data
DDR_AXI_S_WSTRB[7:0]	IN	Sumulat ng mga strobe
DDR_AXI_S_WLAST	IN	Isulat ang huli
DDR_AXI_S_WVALID	IN	Isulat ang wasto
DDR_AXI_S_BREADY	IN	Isulat nang handa
DDR_AXI_S_ARID[3:0]	IN	Basahin ang Address ID
DDR_AXI_S_ARADDR[31:0]	IN	Basahin ang address
DDR_AXI_S_ARLEN[3:0]	IN	Haba ng pagsabog
DDR_AXI_S_ARSIZE[1:0]	IN	Laki ng pagsabog
DDR_AXI_S_ARBURST[1:0]	IN	Uri ng pagsabog
DDR_AXI_S_ARLOCK[1:0]	IN	Uri ng Lock
DDR_AXI_S_ARVALID	IN	Basahin ang address na wasto
DDR_AXI_S_RREADY	IN	Read address ready na

Talahanayan 3-2 • Fabric Master AXI Bus Interface (ipinagpapatuloy)

Pangalan ng Port	Direksyon	Paglalarawan
DDR_AXI_S_CORE_RESET_N	IN	MDDR Global Reset
DDR_AXI_S_RMW	IN	Isinasaad kung ang lahat ng byte ng isang 64 bit lane ay wasto para sa lahat ng beats ng isang AXI transfer. 0: Isinasaad na ang lahat ng byte sa lahat ng beats ay valid sa burst at ang controller ay dapat mag-default na magsulat ng mga command 1: Isinasaad na ang ilang mga byte ay hindi wasto at ang controller ay dapat mag-default sa mga RMW command Ito ay inuuri bilang isang AXI write address channel sideband signal at wasto sa AWVALID signal. Ginagamit lang kapag naka-enable ang ECC.

Fabric Master AHB0 Bus Interface
Talahanayan 3-3 • Fabric Master AHB0 Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
DDR_AHB0_SHREADYOUT	LABAS	Handa na ang alipin ng AHBL – Kapag ang mataas para sa isang pagsulat ay nagpapahiwatig na ang MDDR ay handa nang tumanggap ng data at kapag ang mataas para sa isang pagbasa ay nagpapahiwatig na ang data ay wasto
DDR_AHB0_SHRESP	LABAS	Katayuan ng tugon ng AHBL – Kapag pinaandar nang mataas sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay nakumpleto na may mga error. Kapag hinihimok nang mababa sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay matagumpay na nakumpleto.
DDR_AHB0_SHRDATA[31:0]	LABAS	AHBL read data – Basahin ang data mula sa MDDR slave hanggang sa fabric master
DDR_AHB0_SHSEL	IN	AHBL slave select – Kapag iginiit, ang MDDR ay ang kasalukuyang napiling AHBL slave sa fabric AHB bus
DDR_AHB0_SHADDR[31:0]	IN	AHBL address – byte address sa interface ng AHBL
DDR_AHB0_SHBURST[2:0]	IN	Haba ng Pagsabog ng AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Laki ng paglipat ng AHBL – Isinasaad ang laki ng kasalukuyang paglilipat (8/16/32 byte na mga transaksyon lamang)
DDR_AHB0_SHTRANS[1:0]	IN	Uri ng paglipat ng AHBL – Isinasaad ang uri ng paglilipat ng kasalukuyang transaksyon
DDR_AHB0_SHMASTLOCK	IN	AHBL lock – Kapag iginiit ang kasalukuyang paglilipat ay bahagi ng isang naka-lock na transaksyon
DDR_AHB0_SHWRITE	IN	AHBL write - Kapag ang mataas ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang write. Kapag mababa ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang read
DDR_AHB0_S_HREADY	IN	Handa na ang AHBL – Kapag mataas, ipinapahiwatig na handa na ang MDDR na tumanggap ng bagong transaksyon
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL write data – Sumulat ng data mula sa fabric master sa MDDR

Fabric Master AHB1 Bus Interface
Talahanayan 3-4 • Fabric Master AHB1 Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
DDR_AHB1_SHREADYOUT	LABAS	Handa na ang alipin ng AHBL – Kapag ang mataas para sa isang pagsulat ay nagpapahiwatig na ang MDDR ay handa nang tumanggap ng data at kapag ang mataas para sa isang pagbasa ay nagpapahiwatig na ang data ay wasto
DDR_AHB1_SHRESP	LABAS	Katayuan ng tugon ng AHBL – Kapag pinaandar nang mataas sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay nakumpleto na may mga error. Kapag hinihimok nang mababa sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay matagumpay na nakumpleto.
DDR_AHB1_SHRDATA[31:0]	LABAS	AHBL read data – Basahin ang data mula sa MDDR slave hanggang sa fabric master
DDR_AHB1_SHSEL	IN	AHBL slave select – Kapag iginiit, ang MDDR ay ang kasalukuyang napiling AHBL slave sa fabric AHB bus
DDR_AHB1_SHADDR[31:0]	IN	AHBL address – byte address sa interface ng AHBL
DDR_AHB1_SHBURST[2:0]	IN	Haba ng Pagsabog ng AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Laki ng paglipat ng AHBL – Isinasaad ang laki ng kasalukuyang paglilipat (8/16/32 byte na mga transaksyon lamang)
DDR_AHB1_SHTRANS[1:0]	IN	Uri ng paglipat ng AHBL – Isinasaad ang uri ng paglilipat ng kasalukuyang transaksyon
DDR_AHB1_SHMASTLOCK	IN	AHBL lock – Kapag iginiit ang kasalukuyang paglilipat ay bahagi ng isang naka-lock na transaksyon
DDR_AHB1_SHWRITE	IN	AHBL write - Kapag ang mataas ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang write. Kapag mababa ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang read.
DDR_AHB1_SHREADY	IN	Handa na ang AHBL – Kapag mataas, ipinapahiwatig na handa na ang MDDR na tumanggap ng bagong transaksyon
DDR_AHB1_SHWDATA[31:0]	IN	AHBL write data – Sumulat ng data mula sa fabric master sa MDDR

Soft Memory Controller Mode AXI Bus Interface
Talahanayan 3-5 • Soft Memory Controller Mode AXI Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
SMC_AXI_M_WLAST	LABAS	Isulat ang huli
SMC_AXI_M_WVALID	LABAS	Isulat ang wasto
SMC_AXI_M_AWLEN[3:0]	LABAS	Haba ng pagsabog
SMC_AXI_M_AWBURST[1:0]	LABAS	Uri ng pagsabog
SMC_AXI_M_BREADY	LABAS	Handa na ang tugon
SMC_AXI_M_AWVALID	LABAS	Isulat ang Address na Wasto
SMC_AXI_M_AWID[3:0]	LABAS	Sumulat ng Address ID
SMC_AXI_M_WDATA[63:0]	LABAS	Sumulat ng Datos
SMC_AXI_M_ARVALID	LABAS	Basahin ang address na wasto
SMC_AXI_M_WID[3:0]	LABAS	Sumulat ng Data ID tag
SMC_AXI_M_WSTRB[7:0]	LABAS	Sumulat ng mga strobe
SMC_AXI_M_ARID[3:0]	LABAS	Basahin ang Address ID
SMC_AXI_M_ARADDR[31:0]	LABAS	Basahin ang address
SMC_AXI_M_ARLEN[3:0]	LABAS	Haba ng pagsabog
SMC_AXI_M_ARSIZE[1:0]	LABAS	Laki ng pagsabog
SMC_AXI_M_ARBURST[1:0]	LABAS	Uri ng pagsabog
SMC_AXI_M_AWADDR[31:0]	LABAS	Sumulat ng Address
SMC_AXI_M_RREADY	LABAS	Read address ready na
SMC_AXI_M_AWSIZE[1:0]	LABAS	Laki ng pagsabog
SMC_AXI_M_AWLOCK[1:0]	LABAS	Uri ng lock Ang signal na ito ay nagbibigay ng karagdagang impormasyon tungkol sa mga atomic na katangian ng paglipat
SMC_AXI_M_ARLOCK[1:0]	LABAS	Uri ng Lock
SMC_AXI_M_BID[3:0]	IN	ID ng tugon
SMC_AXI_M_RID[3:0]	IN	Basahin ang ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Basahin ang Tugon
SMC_AXI_M_BRESP[1:0]	IN	Sumulat ng tugon
SMC_AXI_M_AWREADY	IN	Isulat ang address handa na
SMC_AXI_M_RDATA[63:0]	IN	Basahin ang Data
SMC_AXI_M_WREADY	IN	Isulat nang handa
SMC_AXI_M_BVALID	IN	Isulat ang sagot na wasto
SMC_AXI_M_ARREADY	IN	Read address ready na
SMC_AXI_M_RLAST	IN	Huling Basahin Ang signal na ito ay nagpapahiwatig ng huling paglipat sa isang read burst
SMC_AXI_M_RVALID	IN	Basahin ang Wasto

Soft Memory Controller Mode AHB0 Bus Interface
Talahanayan 3-6 • Soft Memory Controller Mode AHB0 Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
SMC_AHB_M_HBURST[1:0]	LABAS	Haba ng Pagsabog ng AHBL
SMC_AHB_M_HTRANS[1:0]	LABAS	Uri ng paglipat ng AHBL – Isinasaad ang uri ng paglilipat ng kasalukuyang transaksyon.
SMC_AHB_M_HMASTLOCK	LABAS	AHBL lock – Kapag iginiit ang kasalukuyang paglilipat ay bahagi ng isang naka-lock na transaksyon
SMC_AHB_M_HWRITE	LABAS	AHBL write — Kapag ang mataas ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang write. Kapag mababa ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang read
SMC_AHB_M_HSIZE[1:0]	LABAS	Laki ng paglipat ng AHBL – Isinasaad ang laki ng kasalukuyang paglilipat (8/16/32 byte na mga transaksyon lamang)
SMC_AHB_M_HWDATA[31:0]	LABAS	AHBL write data – Sumulat ng data mula sa MSS master sa fabric na Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	LABAS	AHBL address – byte address sa interface ng AHBL
SMC_AHB_M_HRESP	IN	Katayuan ng tugon ng AHBL – Kapag pinaandar nang mataas sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay nakumpleto na may mga error. Kapag hinihimok nang mababa sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay matagumpay na nakumpleto
SMC_AHB_M_HRDATA[31:0]	IN	AHBL read data – Basahin ang data mula sa tela na Soft Memory Controller hanggang sa master ng MSS
SMC_AHB_M_HREADY	IN	Handa na ang AHBL – Ang mataas ay nagpapahiwatig na ang AHBL bus ay handa nang tumanggap ng bagong transaksyon

Suporta sa Produkto

Sinusuportahan ng Microsemi SoC Products Group ang mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, electronic mail, at mga pandaigdigang opisina ng pagbebenta. Ang apendiks na ito ay naglalaman ng impormasyon tungkol sa pakikipag-ugnayan sa Microsemi SoC Products Group at paggamit ng mga serbisyong ito ng suporta.
Serbisyo sa Customer
Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
Mula sa North America, tumawag sa 800.262.1060
Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
Fax, mula saanman sa mundo, 650.318.8044
Customer Technical Support Center
Ang Microsemi SoC Products Group ay may staff ng Customer Technical Support Center nito na may napakahusay na mga inhinyero na makakatulong sa pagsagot sa iyong mga tanong sa hardware, software, at disenyo tungkol sa Microsemi SoC Products. Ang Customer Technical Support Center ay gumugugol ng maraming oras sa paggawa ng mga tala ng aplikasyon, mga sagot sa mga karaniwang tanong sa ikot ng disenyo, dokumentasyon ng mga kilalang isyu, at iba't ibang FAQ. Kaya, bago ka makipag-ugnayan sa amin, mangyaring bisitahin ang aming mga online na mapagkukunan. Malamang na nasagot na namin ang iyong mga katanungan.
Teknikal na Suporta
Para sa Microsemi SoC Products Support, bisitahin ang http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Website
Maaari kang mag-browse ng iba't ibang teknikal at hindi teknikal na impormasyon sa home page ng Microsemi SoC Products Group, sa www.microsemi.com/soc.
Pakikipag-ugnayan sa Customer Technical Support Center
Ang mga napakahusay na inhinyero ay kawani ang Technical Support Center. Ang Technical Support Center ay maaaring makipag-ugnayan sa pamamagitan ng email o sa pamamagitan ng Microsemi SoC Products Group website.
Email
Maaari mong ipaalam ang iyong mga teknikal na tanong sa aming email address at makatanggap ng mga sagot pabalik sa pamamagitan ng email, fax, o telepono. Gayundin, kung mayroon kang mga problema sa disenyo, maaari mong i-email ang iyong disenyo files upang makatanggap ng tulong. Patuloy naming sinusubaybayan ang email account sa buong araw. Kapag ipinapadala ang iyong kahilingan sa amin, mangyaring tiyaking isama ang iyong buong pangalan, pangalan ng kumpanya, at impormasyon ng iyong contact para sa mahusay na pagproseso ng iyong kahilingan.
Ang email address ng teknikal na suporta ay soc_tech@microsemi.com.
Aking Mga Kaso
Maaaring isumite at subaybayan ng mga customer ng Microsemi SoC Products Group ang mga teknikal na kaso online sa pamamagitan ng pagpunta sa My Cases.
Sa labas ng US
Ang mga customer na nangangailangan ng tulong sa labas ng mga time zone ng US ay maaaring makipag-ugnayan sa teknikal na suporta sa pamamagitan ng email (soc_tech@microsemi.com) o makipag-ugnayan sa isang lokal na tanggapan ng pagbebenta.
Bisitahin ang Tungkol sa Amin para sa mga listahan ng sales office at corporate contact.
Ang mga listahan ng opisina ng pagbebenta ay matatagpuan sa www.microsemi.com/soc/company/contact/default.aspx.
ITAR Teknikal na Suporta
Para sa teknikal na suporta sa RH at RT FPGAs na kinokontrol ng International Traffic in Arms Regulations (ITAR), makipag-ugnayan sa amin sa pamamagitan ng soc_tech_itar@microsemi.com. Bilang kahalili, sa loob ng Aking Mga Kaso, piliin ang Oo sa drop-down na listahan ng ITAR. Para sa kumpletong listahan ng ITAR-regulated Microsemi FPGAs, bisitahin ang ITAR web pahina.

Tungkol sa Microsemi
Nag-aalok ang Microsemi Corporation (Nasdaq: MSCC) ng komprehensibong portfolio ng semiconductor at mga solusyon sa system para sa mga komunikasyon, depensa at seguridad, aerospace at industriyal na merkado. Kasama sa mga produkto ang high-performance at radiation-hardened analog mixed-signal integrated circuits, FPGAs, SoCs at ASICs; mga produkto ng pamamahala ng kapangyarihan; timing at synchronization na mga aparato at tumpak na mga solusyon sa oras, na nagtatakda ng pamantayan ng mundo para sa oras; mga aparato sa pagproseso ng boses; Mga solusyon sa RF; hiwalay na mga bahagi; Mga solusyon sa Enterprise Storage at Communication, mga teknolohiya sa seguridad at scalable na anti-tampmga produkto; Mga solusyon sa Ethernet; Mga Power-over-Ethernet IC at midspan; pati na rin ang mga custom na kakayahan sa disenyo at serbisyo. Ang Microsemi ay headquarter sa Aliso Viejo, Calif. at may humigit-kumulang 4,800 empleyado sa buong mundo. Matuto pa sa www.microsemi.com.
Walang garantiya, representasyon, o garantiya ang Microsemi hinggil sa impormasyong nakapaloob dito o sa pagiging angkop ng mga produkto at serbisyo nito para sa anumang partikular na layunin, at hindi rin inaako ng Microsemi ang anumang pananagutan na magmumula sa aplikasyon o paggamit ng anumang produkto o circuit. Ang mga produktong ibinebenta sa ilalim nito at anumang iba pang produkto na ibinebenta ng Microsemi ay napapailalim sa limitadong pagsubok at hindi dapat gamitin kasabay ng mga kagamitan o application na kritikal sa misyon. Ang anumang mga detalye ng pagganap ay pinaniniwalaan na maaasahan ngunit hindi na-verify, at ang Mamimili ay dapat magsagawa at kumpletuhin ang lahat ng pagganap at iba pang pagsubok ng mga produkto, nang mag-isa at kasama, o naka-install sa, anumang mga end-product. Ang mamimili ay hindi dapat umasa sa anumang data at mga detalye ng pagganap o mga parameter na ibinigay ng Microsemi. Responsibilidad ng Mamimili na independyenteng tukuyin ang pagiging angkop ng anumang produkto at subukan at i-verify ang pareho. Ang impormasyong ibinigay ng Microsemi sa ilalim nito ay ibinibigay "kung saan, nasaan" at kasama ang lahat ng mga pagkakamali, at ang buong panganib na nauugnay sa naturang impormasyon ay ganap na nasa Mamimili. Ang Microsemi ay hindi nagbibigay, tahasan o tahasan, sa sinumang partido ng anumang mga karapatan sa patent, lisensya, o anumang iba pang mga karapatan sa IP, kung tungkol sa naturang impormasyon mismo o anumang inilarawan ng naturang impormasyon. Ang impormasyong ibinigay sa dokumentong ito ay pagmamay-ari ng Microsemi, at ang Microsemi ay may karapatang gumawa ng anumang mga pagbabago sa impormasyon sa dokumentong ito o sa anumang mga produkto at serbisyo anumang oras nang walang abiso.

Microsemi Corporate Headquarters
Isang Enterprise, Aliso Viejo,
CA 92656 USA
Sa loob ng USA: +1 800-713-4113
Sa labas ng USA: +1 949-380-6100
Benta: +1 949-380-6136
Fax: +1 949-215-4996
E-mail: sales.support@microsemi.com

©2016 Microsemi Corporation. Lahat ng karapatan ay nakalaan. Ang Microsemi at ang Microsemi logo ay mga trademark ng Microsemi Corporation. Ang lahat ng iba pang mga trademark at mga marka ng serbisyo ay pag-aari ng kani-kanilang mga may-ari.

5-02-00377-5/11.16

Mga Dokumento / Mga Mapagkukunan

Microsemi SmartFusion2 MSS DDR Controller Configuration [pdf] Gabay sa Gumagamit
SmartFusion2 MSS DDR Controller Configuration, SmartFusion2 MSS, DDR Controller Configuration, Controller Configuration

Mga sanggunian

User Manual