Microsemi SmartFusion2 MSS DDR Controller Configuration User Guide

SmartFusion2 MSS
Konfiguration av DDR-kontroller
Libero SoC v11.6 och senare

Innehåll dölja

1 Introduktion

2 MDDR-konfigurator

3 Konfiguration av MDDR-kontroller

Introduktion

SmartFusion2 MSS har en inbyggd DDR-kontroller. Denna DDR-kontroller är avsedd att styra ett DDR-minne utanför chipet. MDDR-kontrollern kan nås från MSS såväl som från FPGA-strukturen. Dessutom kan DDR-styrenheten också förbigås, vilket ger ett extra gränssnitt till FPGA-tyget (Soft Controller Mode (SMC)).
För att fullständigt konfigurera MSS DDR-kontrollern måste du:

Välj datasökväg med MDDR Configurator.
Ställ in registervärdena för DDR-styrenhetens register.
Välj DDR-minnets klockfrekvenser och FPGA-tyget till MDDR-klockförhållandet (om det behövs) med MSS CCC Configurator.

Anslut styrenhetens APB-konfigurationsgränssnitt enligt definitionen av Peripheral Initialization-lösningen. För MDDR-initieringskretsar byggda av System Builder, se "MSS DDR Configuration Path" på sidan 13 och Figur 2-7.
Du kan också bygga din egen initieringskrets med fristående (inte av System Builder) perifer initiering. Se användarhandboken för SmartFusion2 Fristående Perifer Initialization.

MDDR-konfigurator

MDDR-konfiguratorn används för att konfigurera den övergripande datavägen och de externa DDR-minnesparametrarna för MSS DDR-styrenheten.

Fliken Allmänt ställer in inställningarna för minne och tyggränssnitt (Figur 1-1).
Minnesinställningar
Ange DDR Memory Settling Time. Detta är den tid som DDR-minnet kräver för att initieras. Standardvärdet är 200 us. Se ditt DDR-minnesdatablad för att ange rätt värde.
Använd Minnesinställningar för att konfigurera dina minnesalternativ i MDDR.

Minnestyp – LPDDR, DDR2 eller DDR3
Databredd – 32-bitars, 16-bitars eller 8-bitars
SECDED Aktiverad ECC – PÅ eller AV
Skiljeförfarande – Typ-0, Typ -1, Typ-2, Typ-3
Högsta prioritets-ID – Giltiga värden är från 0 till 15

Adressbredd (bitar) – Se ditt DDR-minnesdatablad för antalet rad-, bank- och kolumnadressbitar för LPDDR/DDR2/DDR3-minnet du använder. välj rullgardinsmenyn för att välja rätt värde för rader/banker/kolumner enligt databladet för LPDDR/DDR2/DDR3-minnet.

Notera: Siffran i rullgardinslistan hänvisar till antalet adressbitar, inte det absoluta antalet rader/banker/kolumner. Till exempelample, om ditt DDR-minne har 4 banker, välj 2 (2 ²=4) för banker. Om ditt DDR-minne har 8 banker, välj 3 (2³ =8) för banker.

Inställningar för tyggränssnitt
Som standard är den hårda Cortex-M3-processorn inställd för att komma åt DDR-styrenheten. Du kan också tillåta en fabric Master att komma åt DDR Controller genom att markera kryssrutan Fabric Interface Setting. I det här fallet kan du välja ett av följande alternativ:

Använd ett AXI-gränssnitt – Fabriksmästaren får åtkomst till DDR-styrenheten via ett 64-bitars AXI-gränssnitt.

Använd ett enda AHBLite-gränssnitt – Fabriksmästaren får åtkomst till DDR-styrenheten via ett enda 32-bitars AHB-gränssnitt.
Använd två AHBLite-gränssnitt – Två tygmaster får åtkomst till DDR-styrenheten med två 32-bitars AHB-gränssnitt.
Konfigurationen view (Figur 1-1) uppdateras enligt ditt val av tyggränssnitt.

I/O-enhetsstyrka (endast DDR2 och DDR3)
Välj en av följande enhetsstyrkor för dina DDR I/O:

Halv drivstyrka
Full drivstyrka

Libero SoC ställer in DDR I/O-standarden för ditt MDDR-system baserat på din DDR-minnestyp och I/O-enhetsstyrka (som visas i Tabell 1-1).
Tabell 1-1 • I/O-enhetsstyrka och DDR-minnestyp

DDR-minnestyp	Halvstyrka Drive	Full styrka Drive
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (endast LPDDR)
Välj ett av följande alternativ:

LVCMOS18 (lägsta effekt) för LVCMOS 1.8V IO-standard. Används i typiska LPDDR1-applikationer.

LPDDRI Obs: Innan du väljer denna standard, se till att ditt kort stöder denna standard. Du måste använda det här alternativet när du riktar in dig på M2S-EVAL-KIT- eller SF2-STARTER-KIT-korten. LPDDRI IO-standarder kräver att ett IMP_CALIB-motstånd är installerat på kortet.

IO-kalibrering (endast LPDDR)
Välj ett av följande alternativ när du använder LVCMOS18 IO-standarden:

On
Av (vanligt)

Kalibrering PÅ och AV styr valfritt användningen av ett IO-kalibreringsblock som kalibrerar IO-drivrutinerna till ett externt motstånd. När den är AV använder enheten en förinställd IO-drivrutinjustering.
När det är PÅ kräver detta att ett 150-ohm IMP_CALIB-motstånd är installerat på kretskortet.
Detta används för att kalibrera IO till PCB-egenskaperna. Men när den är inställd på PÅ, måste ett motstånd installeras, annars initieras inte minneskontrollern.
För mer information, se AC393-SmartFusion2 och IGLOO2 Board Design Guidelines Application
Notera och SmartFusion2 SoC FPGA High Speed DDR Interface User Guide.

Konfiguration av MDDR-kontroller

När du använder MSS DDR Controller för att komma åt ett externt DDR-minne måste DDR Controller konfigureras under körning. Detta görs genom att skriva konfigurationsdata till dedikerade DDR-kontrollerkonfigurationsregister. Dessa konfigurationsdata är beroende av egenskaperna hos det externa DDR-minnet och din applikation. Det här avsnittet beskriver hur du anger dessa konfigurationsparametrar i MSS DDR-styrenhetskonfiguratorn och hur konfigurationsdata hanteras som en del av den övergripande lösningen för Peripheral Initialization.

MSS DDR-kontrollregister
MSS DDR Controller har en uppsättning register som måste konfigureras under körning. Konfigurationsvärdena för dessa register representerar olika parametrar, såsom DDR-läge, PHY-bredd, skurläge och ECC. För fullständig information om DDR-kontrollerns konfigurationsregister, se SmartFusion2 SoC FPGA High Speed DDR Interfaces User's Guide.
MDDR-registerkonfiguration
Använd flikarna Minnesinitiering (Figur 2-1, Figur 2-2 och Figur 2-3) och Memory Timing (Figur 2-4) för att ange parametrar som motsvarar ditt DDR-minne och applikation. Värden du anger i dessa flikar översätts automatiskt till lämpliga registervärden. När du klickar på en specifik parameter beskrivs dess motsvarande register i rutan Registerbeskrivning (nedre delen i figur 1-1 på sidan 4).
Minnesinitiering
Fliken Memory Initialization låter dig konfigurera hur du vill att dina LPDDR/DDR2/DDR3-minnen initieras. Menyn och alternativen på fliken Minnesinitiering varierar med vilken typ av DDR-minne (LPDDR/DDR2/DDR3) du använder. Se ditt DDR-minnesdatablad när du konfigurerar alternativen. När du ändrar eller anger ett värde ger registerbeskrivningsrutan dig registernamnet och registervärdet som uppdateras. Ogiltiga värden flaggas som varningar. Figur 2-1, Figur 2-2 och Figur 2-3 visar fliken Initiering för LPDDR, DDR2 respektive DDR3.

Timing Mode – Välj 1T eller 2T Timing mode. I 1T (standardläget) kan DDR-styrenheten utfärda ett nytt kommando vid varje klockcykel. I 2T-tidsläge håller DDR-styrenheten adressen och kommandobussen giltiga i två klockcykler. Detta minskar bussens effektivitet till ett kommando per två klockor, men det fördubblar mängden inställnings- och hålltid.

Partial-Array Self Refresh (endast LPDDR). Denna funktion är till för att spara energi för LPDDR.
Välj något av följande för att styrenheten ska uppdatera mängden minne under en självuppdatering:
– Full array: Bankerna 0, 1,2, 3 och XNUMX
– Halv array: Bankerna 0 och 1
– Quarter array: Bank 0
– En åttondels array: Bank 0 med radadress MSB=0
– En sextondels array: Bank 0 med radadress MSB och MSB-1 båda lika med 0.
För alla andra alternativ, se ditt DDR-minnesdatablad när du konfigurerar alternativen.

Minnestiming
Den här fliken låter dig konfigurera minnestidsparametrarna. Se databladet för ditt LPDDR/DDR2/DDR3-minne när du konfigurerar minnestidsparametrarna.
När du ändrar eller anger ett värde ger registerbeskrivningsrutan dig registernamnet och registervärdet som uppdateras. Ogiltiga värden flaggas som varningar.

Importerar DDR-konfiguration Files
Förutom att ange DDR-minnesparametrar med hjälp av flikarna Memory Initialization och Timing, kan du importera DDR-registervärden från en file. För att göra det, klicka på knappen Importera konfiguration och navigera till texten file som innehåller DDR-registernamn och -värden. Figur 2-5 visar syntaxen för importkonfigurationen.

Notera: Om du väljer att importera registervärden istället för att mata in dem med GUI, måste du ange alla nödvändiga registervärden. Se användarhandboken för SmartFusion2 SoC FPGA High Speed DDR-gränssnitt för detaljer.

Exporterar DDR-konfiguration Files
Du kan också exportera aktuell registerkonfigurationsdata till en text file. Detta file kommer att innehålla registervärden som du importerade (om några) samt de som beräknades från GUI-parametrar som du angav i den här dialogrutan.
Om du vill ångra ändringar du har gjort i DDR-registrets konfiguration kan du göra det med Återställ standard. Observera att detta tar bort all registerkonfigurationsdata och du måste antingen återimportera eller ange denna data igen. Data återställs till hårdvaruåterställningsvärdena.
Genererad data
Klicka på OK för att generera konfigurationen. Baserat på din inmatning på flikarna General, Memory Timing och Memory Initialization, beräknar MDDR Configurator värden för alla DDR-konfigurationsregister och exporterar dessa värden till ditt firmwareprojekt och din simulering files. Den exporterade file syntax visas i figur 2-6.

Firmware

När du genererar SmartDesign, följande files genereras i /firmware/ drivers_config/sys_config katalog. Dessa files krävs för att CMSIS-firmwarekärnan ska kompileras korrekt och innehålla information om din nuvarande design, inklusive konfigurationsdata för kringutrustning och klockkonfigurationsinformation för MSS. Redigera inte dessa files manuellt eftersom de återskapas varje gång din rotdesign återskapas.

sys_config.c
sys_config.h
sys_config_mddr_define.h – MDDR-konfigurationsdata.
Sys_config_fddr_define.h – FDDR-konfigurationsdata.
sys_config_mss_clocks.h – MSS-klockkonfiguration

Simulering
När du genererar den SmartDesign som är kopplad till din MSS, kommer följande simulering files genereras i /simuleringskatalog:

test.bfm – BFM på toppnivå file som först "exekveras" under någon simulering som tränar SmartFusion2 MSS Cortex-M3-processor. Den kör peripheral_init.bfm och user.bfm, i den ordningen.

peripheral_init.bfm – Innehåller BFM-proceduren som emulerar funktionen CMSIS::SystemInit() som körs på Cortex-M3 innan du går in i main()-proceduren. Den kopierar i huvudsak konfigurationsdata för eventuell kringutrustning som används i konstruktionen till de korrekta konfigurationsregistren för kringutrustning och väntar sedan på att all kringutrustning är klar innan den hävdar att användaren kan använda dessa kringutrustningar.
MDDR_init.bfm – Innehåller BFM-skrivkommandon som simulerar skrivningar av MSS DDR-konfigurationsregisterdata som du angav (med hjälp av dialogrutan Redigera register ovan) till DDR-styrenhetens register.
user.bfm – Avsedd för användarkommandon. Du kan simulera datasökvägen genom att lägga till dina egna BFM-kommandon i denna file. Kommandon i detta file kommer att "exekveras" efter att peripheral_init.bfm har slutförts.

Med hjälp av files ovan simuleras konfigurationsvägen automatiskt. Du behöver bara redigera user.bfm file för att simulera datavägen. Redigera inte test.bfm, peripheral_init.bfm eller MDDR_init.bfm fileär som dessa files återskapas varje gång din rotdesign återskapas.

MSS DDR-konfigurationsväg
Peripheral Initialization-lösningen kräver att du, förutom att ange MSS DDR-konfigurationsregistervärden, konfigurerar APB-konfigurationsdatasökvägen i MSS (FIC_2). Funktionen SystemInit() skriver data till MDDR-konfigurationsregistren via FIC_2 APB-gränssnittet.
Notera: Om du använder System Builder ställs konfigurationsvägen in och ansluts automatiskt.

Så här konfigurerar du FIC_2-gränssnittet:

Öppna FIC_2-konfiguratorns dialogruta (Figur 2-7) från MSS-konfiguratorn.
Välj alternativet Initiera kringutrustning med Cortex-M3.
Se till att MSS DDR är markerad, liksom Fabric DDR/SERDES-blocken om du använder dem.
Klicka på OK för att spara dina inställningar. Detta kommer att exponera FIC_2-konfigurationsportarna (klocka, återställning och APB-bussgränssnitt), som visas i figur 2-8.
Generera MSS. FIC_2-portarna (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK och FIC_2_APB_M_RESET_N) är nu exponerade vid MSS-gränssnittet och kan anslutas till CoreConfigP och CoreResetP enligt specifikationen för Perifer Initialization-lösning.

För fullständig information om att konfigurera och ansluta CoreConfigP- och CoreResetP-kärnorna, se användarhandboken för Peripheral Initialization.

Portbeskrivning

DDR PHY-gränssnitt
Tabell 3-1 • DDR PHY-gränssnitt

Portnamn	Riktning	Beskrivning
MDDR_CAS_N	UT	DRAM CASN
MDDR_CKE	UT	DRAM CKE
MDDR_CLK	UT	Klocka, P-sida
MDDR_CLK_N	UT	Klocka, N sida
MDDR_CS_N	UT	DRAM CSN
MDDR_ODT	UT	DRAM ODT
MDDR_RAS_N	UT	DRAM RASN
MDDR_RESET_N	UT	DRAM-återställning för DDR3. Ignorera denna signal för LPDDR- och DDR2-gränssnitt. Markera den som oanvänd för LPDDR- och DDR2-gränssnitt.
MDDR_WE_N	UT	DRAM WEN
MDDR_ADDR[15:0]	UT	Dram Adress bitar
MDDR_BA[2:0]	UT	Dram Bank Adress
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	IN UT	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	IN UT	Dram Data Strobe Input/Output – P Side
MDDR_DQS_N ([3:0]/[1:0]/[0])	IN UT	Dram Data Strobe Input/Output – N sida
MDDR_DQ ([31:0]/[15:0]/[7:0])	IN UT	DRAM-datainmatning/-utgång
MDDR_DQS_TMATCH_0_IN	IN	FIFO i signal
MDDR_DQS_TMATCH_0_OUT	UT	FIFO utsignal
MDDR_DQS_TMATCH_1_IN	IN	FIFO i signal (endast 32-bitars)
MDDR_DQS_TMATCH_1_OUT	UT	FIFO ut-signal (endast 32-bitars)
MDDR_DM_RDQS_ECC	IN UT	Dram ECC Data Mask
MDDR_DQS_ECC	IN UT	Dram ECC Data Strobe Input/Output – P Side
MDDR_DQS_ECC_N	IN UT	Dram ECC Data Strobe Input/Output – N sida
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	IN UT	DRAM ECC Data In/Output
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO i signal
MDDR_DQS_TMATCH_ECC_OUT	UT	ECC FIFO utsignal (endast 32-bitars)

Notera: Portbredderna för vissa portar ändras beroende på valet av PHY-bredd. Notationen "[a:0]/ [b:0]/[c:0]" används för att beteckna sådana portar, där "[a:0]" hänvisar till portbredden när en 32-bitars PHY-bredd är vald , "[b:0]" motsvarar en 16-bitars PHY-bredd och "[c:0]" motsvarar en 8-bitars PHY-bredd.

Fabric Master AXI Bus Interface
Tabell 3-2 • Fabric Master AXI Bus Interface

Portnamn	Riktning	Beskrivning
DDR_AXI_S_AWREADY	UT	Skriv adress redo
DDR_AXI_S_WREADY	UT	Skriv adress redo
DDR_AXI_S_BID[3:0]	UT	Svars-ID
DDR_AXI_S_BRESP[1:0]	UT	Skriv svar
DDR_AXI_S_BVALID	UT	Skriv svar giltigt
DDR_AXI_S_ARREADY	UT	Läs adress redo
DDR_AXI_S_RID[3:0]	UT	Läs ID Tag
DDR_AXI_S_RRESP[1:0]	UT	Läs svar
DDR_AXI_S_RDATA[63:0]	UT	Läs data
DDR_AXI_S_RLAST	UT	Läs sist Denna signal indikerar den senaste överföringen i en lässkur
DDR_AXI_S_RVALID	UT	Läs adress giltig
DDR_AXI_S_AWID[3:0]	IN	Skriv adress-ID
DDR_AXI_S_AWADDR[31:0]	IN	Skriv adress
DDR_AXI_S_AWLEN[3:0]	IN	Spränglängd
DDR_AXI_S_AWSIZE[1:0]	IN	Burst storlek
DDR_AXI_S_AWBURST[1:0]	IN	Burst typ
DDR_AXI_S_AWLOCK[1:0]	IN	Låstyp Denna signal ger ytterligare information om överföringens atomära egenskaper
DDR_AXI_S_AWVALID	IN	Skriv adress giltig
DDR_AXI_S_WID[3:0]	IN	Skriv data-ID tag
DDR_AXI_S_WDATA[63:0]	IN	Skriv data
DDR_AXI_S_WSTRB[7:0]	IN	Skriv strobes
DDR_AXI_S_WLAST	IN	Skriv sist
DDR_AXI_S_WVALID	IN	Skriv giltigt
DDR_AXI_S_BREADY	IN	Skriv klart
DDR_AXI_S_ARID[3:0]	IN	Läs adress-ID
DDR_AXI_S_ARADDR[31:0]	IN	Läs adressen
DDR_AXI_S_ARLEN[3:0]	IN	Spränglängd
DDR_AXI_S_ARSIZE[1:0]	IN	Burst storlek
DDR_AXI_S_ARBURST[1:0]	IN	Burst typ
DDR_AXI_S_ARLOCK[1:0]	IN	Låstyp
DDR_AXI_S_ARVALID	IN	Läs adress giltig
DDR_AXI_S_RREADY	IN	Läs adress redo

Tabell 3-2 • Fabric Master AXI Bus Interface (fortsättning)

Portnamn	Riktning	Beskrivning
DDR_AXI_S_CORE_RESET_N	IN	MDDR global återställning
DDR_AXI_S_RMW	IN	Indikerar om alla bytes i ett 64-bitars körfält är giltiga för alla slag i en AXI-överföring. 0: Indikerar att alla bytes i alla beats är giltiga i burst och att styrenheten ska skriva kommandon som standard 1: Indikerar att vissa bytes är ogiltiga och att styrenheten bör använda RMW-kommandon som standard Detta klassas som en AXI-skrivadresskanals sidbandssignal och är giltig med AWVALID-signalen. Används endast när ECC är aktiverat.

Fabric Master AHB0 Bus Interface
Tabell 3-3 • Fabric Master AHB0 Bus Interface

Portnamn	Riktning	Beskrivning
DDR_AHB0_SHREADYOUT	UT	AHBL slav redo – När hög för en skrivning indikerar att MDDR är redo att acceptera data och när hög för en läsning indikerar att data är giltig
DDR_AHB0_SHRESP	UT	AHBL-svarsstatus – När den körs högt i slutet av en transaktion indikerar det att transaktionen har slutförts med fel. När den körs lågt i slutet av en transaktion indikerar det att transaktionen har slutförts framgångsrikt.
DDR_AHB0_SHRDATA[31:0]	UT	AHBL läs data – Läs data från MDDR-slaven till tygmastern
DDR_AHB0_SHSEL	IN	AHBL-slavval – När det hävdas är MDDR den för närvarande valda AHBL-slaven på tyg-AHB-bussen
DDR_AHB0_SHADDR[31:0]	IN	AHBL-adress – byte-adress på AHBL-gränssnittet
DDR_AHB0_SHBURST[2:0]	IN	AHBL spränglängd
DDR_AHB0_SHSIZE[1:0]	IN	AHBL-överföringsstorlek – Indikerar storleken på den aktuella överföringen (endast 8/16/32 byte-transaktioner)
DDR_AHB0_SHTRANS[1:0]	IN	AHBL-överföringstyp – Indikerar överföringstypen för den aktuella transaktionen
DDR_AHB0_SHMASTLOCK	IN	AHBL-lås – När det hävdas är den aktuella överföringen en del av en låst transaktion
DDR_AHB0_SHWRITE	IN	AHBL-skrivning – När hög indikerar att den aktuella transaktionen är en skrivning. När låg indikerar att den aktuella transaktionen är en läsning
DDR_AHB0_S_HREADY	IN	AHBL redo – När hög, indikerar att MDDR är redo att acceptera en ny transaktion
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL-skrivdata – Skriv data från textilmastern till MDDR

Fabric Master AHB1 Bus Interface
Tabell 3-4 • Fabric Master AHB1 Bus Interface

Portnamn	Riktning	Beskrivning
DDR_AHB1_SHREADYOUT	UT	AHBL slav redo – När hög för en skrivning indikerar att MDDR är redo att acceptera data och när hög för en läsning indikerar att data är giltig
DDR_AHB1_SHRESP	UT	AHBL-svarsstatus – När den körs högt i slutet av en transaktion indikerar det att transaktionen har slutförts med fel. När den körs lågt i slutet av en transaktion indikerar det att transaktionen har slutförts framgångsrikt.
DDR_AHB1_SHRDATA[31:0]	UT	AHBL läs data – Läs data från MDDR-slaven till tygmastern
DDR_AHB1_SHSEL	IN	AHBL-slavval – När det hävdas är MDDR den för närvarande valda AHBL-slaven på tyg-AHB-bussen
DDR_AHB1_SHADDR[31:0]	IN	AHBL-adress – byte-adress på AHBL-gränssnittet
DDR_AHB1_SHBURST[2:0]	IN	AHBL spränglängd
DDR_AHB1_SHSIZE[1:0]	IN	AHBL-överföringsstorlek – Indikerar storleken på den aktuella överföringen (endast 8/16/32 byte-transaktioner)
DDR_AHB1_SHTRANS[1:0]	IN	AHBL-överföringstyp – Indikerar överföringstypen för den aktuella transaktionen
DDR_AHB1_SHMASTLOCK	IN	AHBL-lås – När det hävdas är den aktuella överföringen en del av en låst transaktion
DDR_AHB1_SHWRITE	IN	AHBL-skrivning – När hög indikerar att den aktuella transaktionen är en skrivning. När låg indikerar att den aktuella transaktionen är en läsning.
DDR_AHB1_SHREADY	IN	AHBL redo – När hög, indikerar att MDDR är redo att acceptera en ny transaktion
DDR_AHB1_SHWDATA[31:0]	IN	AHBL-skrivdata – Skriv data från textilmastern till MDDR

Soft Memory Controller Mode AXI Bus Interface
Tabell 3-5 • Soft Memory Controller Mode AXI Bus Interface

Portnamn	Riktning	Beskrivning
SMC_AXI_M_WLAST	UT	Skriv sist
SMC_AXI_M_WVALID	UT	Skriv giltigt
SMC_AXI_M_AWLEN[3:0]	UT	Spränglängd
SMC_AXI_M_AWBURST[1:0]	UT	Burst typ
SMC_AXI_M_BREADY	UT	Svar redo
SMC_AXI_M_AWVALID	UT	Skriv adress giltig
SMC_AXI_M_AWID[3:0]	UT	Skriv adress-ID
SMC_AXI_M_WDATA[63:0]	UT	Skriv data
SMC_AXI_M_ARVALID	UT	Läs adress giltig
SMC_AXI_M_WID[3:0]	UT	Skriv data-ID tag
SMC_AXI_M_WSTRB[7:0]	UT	Skriv strobes
SMC_AXI_M_ARID[3:0]	UT	Läs adress-ID
SMC_AXI_M_ARADDR[31:0]	UT	Läs adressen
SMC_AXI_M_ARLEN[3:0]	UT	Spränglängd
SMC_AXI_M_ARSIZE[1:0]	UT	Burst storlek
SMC_AXI_M_ARBURST[1:0]	UT	Burst typ
SMC_AXI_M_AWADDR[31:0]	UT	Skriv adress
SMC_AXI_M_RREADY	UT	Läs adress redo
SMC_AXI_M_AWSIZE[1:0]	UT	Burst storlek
SMC_AXI_M_AWLOCK[1:0]	UT	Låstyp Denna signal ger ytterligare information om överföringens atomära egenskaper
SMC_AXI_M_ARLOCK[1:0]	UT	Låstyp
SMC_AXI_M_BID[3:0]	IN	Svars-ID
SMC_AXI_M_RID[3:0]	IN	Läs ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Läs svar
SMC_AXI_M_BRESP[1:0]	IN	Skriv svar
SMC_AXI_M_AWREADY	IN	Skriv adress redo
SMC_AXI_M_RDATA[63:0]	IN	Läs data
SMC_AXI_M_WREADY	IN	Skriv klart
SMC_AXI_M_BVALID	IN	Skriv svar giltigt
SMC_AXI_M_ARREADY	IN	Läs adress redo
SMC_AXI_M_RLAST	IN	Läs sist Denna signal indikerar den senaste överföringen i en lässkur
SMC_AXI_M_RVALID	IN	Läs Giltig

Soft Memory Controller Mode AHB0 Bus Interface
Tabell 3-6 • Soft Memory Controller Mode AHB0 Bus Interface

Portnamn	Riktning	Beskrivning
SMC_AHB_M_HBURST[1:0]	UT	AHBL spränglängd
SMC_AHB_M_HTRANS[1:0]	UT	AHBL-överföringstyp – Indikerar överföringstypen för den aktuella transaktionen.
SMC_AHB_M_HMASTLOCK	UT	AHBL-lås – När det hävdas är den aktuella överföringen en del av en låst transaktion
SMC_AHB_M_HWRITE	UT	AHBL-skrivning — När hög indikerar att den aktuella transaktionen är en skrivning. När låg indikerar att den aktuella transaktionen är en läsning
SMC_AHB_M_HSIZE[1:0]	UT	AHBL-överföringsstorlek – Indikerar storleken på den aktuella överföringen (endast 8/16/32 byte-transaktioner)
SMC_AHB_M_HWDATA[31:0]	UT	AHBL-skrivdata – Skriv data från MSS-mastern till den mjuka minnesstyrenheten
SMC_AHB_M_HADDR[31:0]	UT	AHBL-adress – byte-adress på AHBL-gränssnittet
SMC_AHB_M_HRESP	IN	AHBL-svarsstatus – När den körs högt i slutet av en transaktion indikerar det att transaktionen har slutförts med fel. När den körs lågt i slutet av en transaktion indikerar det att transaktionen har slutförts framgångsrikt
SMC_AHB_M_HRDATA[31:0]	IN	AHBL läs data – Läs data från den mjuka minneskontrollenheten till MSS-mastern
SMC_AHB_M_HREADY	IN	AHBL redo – Hög anger att AHBL-bussen är redo att acceptera en ny transaktion

Produktsupport

Microsemi SoC Products Group stödjer sina produkter med olika supporttjänster, inklusive kundtjänst, tekniskt kundsupportcenter, ett webwebbplats, e-post och försäljningskontor över hela världen. Den här bilagan innehåller information om hur du kontaktar Microsemi SoC Products Group och använder dessa supporttjänster.
Kundservice
Kontakta kundtjänst för icke-teknisk produktsupport, såsom produktpriser, produktuppgraderingar, uppdateringsinformation, orderstatus och auktorisering.
Från Nordamerika, ring 800.262.1060
Från resten av världen, ring 650.318.4460
Faxa, från var som helst i världen, 650.318.8044
Kundsupportcenter
Microsemi SoC Products Group bemannar sitt tekniska kundsupportcenter med mycket skickliga ingenjörer som kan hjälpa dig att svara på dina frågor om hårdvara, mjukvara och design om Microsemi SoC-produkter. Customer Technical Support Center lägger ner mycket tid på att skapa programanteckningar, svar på vanliga designcykelfrågor, dokumentation av kända problem och olika vanliga frågor. Så, innan du kontaktar oss, vänligen besök våra onlineresurser. Det är mycket troligt att vi redan har svarat på dina frågor.
Teknisk support
För Microsemi SoC Products Support, besök http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webplats
Du kan bläddra bland en mängd teknisk och icke-teknisk information på Microsemi SoC Products Groups hemsida, på www.microsemi.com/soc.
Kontakta Customer Technical Support Center
Högutbildade ingenjörer bemannar tekniskt supportcenter. Det tekniska supportcentret kan kontaktas via e-post eller via Microsemi SoC Products Group webplats.
E-post
Du kan kommunicera dina tekniska frågor till vår e-postadress och få svar via e-post, fax eller telefon. Om du har designproblem kan du också maila din design files att få hjälp. Vi övervakar ständigt e-postkontot under hela dagen. När du skickar din förfrågan till oss, se till att inkludera ditt fullständiga namn, företagsnamn och din kontaktinformation för effektiv behandling av din förfrågan.
Den tekniska supportens e-postadress är soc_tech@microsemi.com.
Mina fall
Microsemi SoC Products Group-kunder kan skicka in och spåra tekniska fall online genom att gå till Mina ärenden.
Utanför USA
Kunder som behöver hjälp utanför USA:s tidszoner kan antingen kontakta teknisk support via e-post (soc_tech@microsemi.com) eller kontakta ett lokalt försäljningskontor.
Besök Om oss för försäljningskontorsuppgifter och företagskontakter.
Försäljningskontorslistor finns på www.microsemi.com/soc/company/contact/default.aspx.
ITAR teknisk support
För teknisk support på RH och RT FPGA som regleras av International Traffic in Arms Regulations (ITAR), kontakta oss via soc_tech_itar@microsemi.com. Alternativt, i Mina ärenden, välj Ja i rullgardinsmenyn ITAR. För en komplett lista över ITAR-reglerade Microsemi FPGA:er, besök ITAR web sida.

Om Microsemi
Microsemi Corporation (Nasdaq: MSCC) erbjuder en omfattande portfölj av halvledar- och systemlösningar för kommunikation, försvar och säkerhet, flyg- och industrimarknader. Produkterna inkluderar högpresterande och strålningshärdade analoga integrerade kretsar med blandade signaler, FPGA, SoC och ASIC; Power Management produkter; timing- och synkroniseringsenheter och exakta tidslösningar, sätter världens standard för tid; röstbehandlingsanordningar; RF-lösningar; diskreta komponenter; Storage- och kommunikationslösningar för företag, säkerhetsteknik och skalbar anti-tamper produkter; Ethernet-lösningar; Power-over-Ethernet IC och midspans; samt anpassade designmöjligheter och tjänster. Microsemi har sitt huvudkontor i Aliso Viejo, Kalifornien och har cirka 4,800 XNUMX anställda globalt. Läs mer på www.microsemi.com.
Microsemi lämnar inga garantier, representationer eller garantier avseende informationen häri eller lämpligheten av dess produkter och tjänster för något särskilt ändamål, och Microsemi tar inte heller något ansvar som uppstår till följd av tillämpningen eller användningen av någon produkt eller krets. Produkterna som säljs nedan och alla andra produkter som säljs av Microsemi har varit föremål för begränsade tester och bör inte användas tillsammans med verksamhetskritisk utrustning eller applikationer. Eventuella prestandaspecifikationer anses vara tillförlitliga men är inte verifierade, och köparen måste utföra och slutföra alla prestanda- och andra tester av produkterna, ensam och tillsammans med, eller installerade i, eventuella slutprodukter. Köparen ska inte förlita sig på några data och prestandaspecifikationer eller parametrar som tillhandahålls av Microsemi. Det är köparens ansvar att självständigt avgöra lämpligheten för alla produkter och att testa och verifiera densamma. Informationen som tillhandahålls av Microsemi nedan tillhandahålls "i befintligt skick, var är" och med alla fel, och hela risken förknippad med sådan information ligger helt och hållet hos köparen. Microsemi ger inte, uttryckligen eller underförstått, till någon part några patenträttigheter, licenser eller andra IP-rättigheter, vare sig det gäller sådan information i sig eller något som beskrivs i sådan information. Informationen som tillhandahålls i detta dokument ägs av Microsemi, och Microsemi förbehåller sig rätten att göra ändringar av informationen i detta dokument eller till produkter och tjänster när som helst utan föregående meddelande.

Microsemis huvudkontor
One Enterprise, Aliso Viejo,
CA 92656 USA
Inom USA: +1 800-713-4113
Utanför USA: +1 949-380-6100
Försäljning: +1 949-380-6136
Fax: +1 949-215-4996
E-post: sales.support@microsemi.com

©2016 Microsemi Corporation. Alla rättigheter förbehållna. Microsemi och Microsemi-logotypen är varumärken som tillhör Microsemi Corporation. Alla andra varumärken och servicemärken tillhör sina respektive ägare.

5-02-00377-5/11.16

Dokument/resurser

Microsemi SmartFusion2 MSS DDR-styrenhetskonfiguration [pdf] Användarhandbok
SmartFusion2 MSS DDR Controller Configuration, SmartFusion2 MSS, DDR Controller Configuration, Controller Configuration

Referenser

Användarmanual