SmartFusion2 МСС
Конфигурация контроллера DDR
Либеро SoC v11.6 и выше
Введение
SmartFusion2 MSS имеет встроенный контроллер DDR. Этот контроллер DDR предназначен для управления внешней памятью DDR. Доступ к контроллеру MDDR можно получить как из MSS, так и из матрицы FPGA. Кроме того, контроллер DDR также можно обойти, предоставляя дополнительный интерфейс к фабрике FPGA (режим программного контроллера (SMC)).
Для полной настройки контроллера MSS DDR необходимо:
- Выберите путь к данным с помощью конфигуратора MDDR.
- Установите значения регистров для регистров контроллера DDR.
- Выберите тактовую частоту памяти DDR и соотношение FPGA к тактовой частоте MDDR (при необходимости) с помощью MSS CCC Configurator.
- Подключите интерфейс конфигурации APB контроллера, как определено решением по инициализации периферийных устройств. Схему инициализации MDDR, созданную сборщиком систем, см. в разделе «Путь конфигурации MSS DDR» на стр. 13 и на рис. 2-7.
Вы также можете создать свою собственную схему инициализации, используя автономную (не System Builder) периферийную инициализацию. См. Руководство пользователя по инициализации автономного периферийного устройства SmartFusion2.
Конфигуратор MDDR
Конфигуратор MDDR используется для настройки общего пути данных и параметров внешней памяти DDR для контроллера MSS DDR.
На вкладке «Общие» задаются параметры памяти и интерфейса Fabric (рис. 1-1).
Настройки памяти
Введите время установки памяти DDR. Это время, необходимое памяти DDR для инициализации. Значение по умолчанию — 200 мкс. Обратитесь к листу технических данных памяти DDR, чтобы узнать правильное значение для ввода.
Используйте параметры памяти, чтобы настроить параметры памяти в MDDR.
- Тип памяти — LPDDR, DDR2 или DDR3
- Ширина данных — 32-битная, 16-битная или 8-битная
- SECDED Включено ECC – ВКЛ или ВЫКЛ
- Арбитражная схема – Тип-0, Тип-1, Тип-2, Тип-3
- Идентификатор наивысшего приоритета — допустимые значения от 0 до 15.
- Разрядность адреса (биты) — обратитесь к техническому описанию памяти DDR, чтобы узнать количество бит адреса строки, банка и столбца для используемой вами памяти LPDDR/DDR2/DDR3. выберите раскрывающееся меню, чтобы выбрать правильное значение для строк/банков/столбцов в соответствии со спецификацией памяти LPDDR/DDR2/DDR3.
Примечание: Число в раскрывающемся списке относится к количеству битов адреса, а не к абсолютному количеству строк/банков/столбцов. Для бывшегоample, если ваша память DDR имеет 4 банка, выберите 2 (2 ²=4) для банков. Если ваша память DDR имеет 8 банков, выберите 3 (2³ = 8) для банков.
Настройки интерфейса ткани
По умолчанию жесткий процессор Cortex-M3 настроен на доступ к контроллеру DDR. Вы также можете разрешить мастеру фабрики доступ к контроллеру DDR, установив флажок «Настройка интерфейса фабрики». В этом случае вы можете выбрать один из следующих вариантов:
- Используйте интерфейс AXI. Мастер структуры получает доступ к контроллеру DDR через 64-разрядный интерфейс AXI.
- Используйте единый интерфейс AHBLite. Мастер структуры получает доступ к контроллеру DDR через один 32-разрядный интерфейс AHB.
- Используйте два интерфейса AHBLite — два мастера фабрики получают доступ к контроллеру DDR, используя два 32-разрядных интерфейса AHB.
Конфигурация view (Рисунок 1-1) обновляется в соответствии с выбранным интерфейсом Fabric.
Мощность диска ввода-вывода (только DDR2 и DDR3)
Выберите одну из следующих мощностей дисков для ввода-вывода DDR:
- Половинная сила привода
- Полная сила привода
Libero SoC устанавливает стандарт ввода-вывода DDR для вашей системы MDDR на основе типа памяти DDR и мощности диска ввода-вывода (как показано в Таблице 1-1).
Табл. 1-1 • Мощность диска ввода/вывода и тип памяти DDR
| Тип памяти DDR | Привод половинной силы | Полный привод силы |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| ЛПДДР | ЛПДРИ | ЛПДРИИ |
Стандарт ввода-вывода (только LPDDR)
Выберите один из следующих вариантов:
- LVCMOS18 (самая низкая мощность) для стандарта ввода-вывода LVCMOS 1.8 В. Используется в типичных приложениях LPDDR1.
- Примечание LPDDRI. Прежде чем выбрать этот стандарт, убедитесь, что ваша системная плата поддерживает этот стандарт. Вы должны использовать эту опцию при нацеливании на платы M2S-EVAL-KIT или SF2-STARTER-KIT. Стандарты LPDDRI IO требуют, чтобы на плате был установлен резистор IMP_CALIB.
Калибровка ввода/вывода (только LPDDR)
Выберите один из следующих вариантов при использовании стандарта ввода-вывода LVCMOS18:
- On
- Выкл. (типичное значение)
Включение и выключение калибровки опционально управляет использованием блока калибровки ввода-вывода, который калибрует драйверы ввода-вывода по внешнему резистору. Когда выключено, устройство использует предустановленную настройку драйвера ввода-вывода.
Если он включен, на плате должен быть установлен резистор IMP_CALIB сопротивлением 150 Ом.
Это используется для калибровки IO по характеристикам печатной платы. Однако, если установлено значение ON, необходимо установить резистор, иначе контроллер памяти не инициализируется.
Для получения дополнительной информации см. Руководство по проектированию платы AC393-SmartFusion2 и IGLOO2 Применение
Примечание и Руководство пользователя высокоскоростных интерфейсов DDR SmartFusion2 SoC FPGA.
Конфигурация контроллера MDDR
Когда вы используете контроллер MSS DDR для доступа к внешней памяти DDR, контроллер DDR должен быть настроен во время выполнения. Это делается путем записи данных конфигурации в специальные регистры конфигурации контроллера DDR. Эти данные конфигурации зависят от характеристик внешней памяти DDR и вашего приложения. В этом разделе описывается, как вводить эти параметры конфигурации в конфигуратор контроллера MSS DDR и как данные конфигурации управляются в рамках общего решения по инициализации периферийных устройств.
Регистры управления MSS DDR
Контроллер MSS DDR имеет набор регистров, которые необходимо настроить во время выполнения. Значения конфигурации для этих регистров представляют различные параметры, такие как режим DDR, ширина PHY, пакетный режим и ECC. Полную информацию о регистрах конфигурации контроллера DDR см. в Руководстве пользователя высокоскоростных интерфейсов DDR SmartFusion2 SoC FPGA.
Конфигурация регистров MDDR
Используйте вкладки Инициализация памяти (Рис. 2-1, Рис. 2-2 и Рис. 2-3) и Синхронизация памяти (Рис. 2-4) для ввода параметров, соответствующих вашей памяти DDR и приложению. Значения, которые вы вводите на этих вкладках, автоматически преобразуются в соответствующие значения регистров. Когда вы щелкаете по определенному параметру, соответствующий регистр описывается на панели «Описание регистра» (нижняя часть на рис. 1-1 на стр. 4).
Инициализация памяти
Вкладка «Инициализация памяти» позволяет настроить способы инициализации памяти LPDDR/DDR2/DDR3. Меню и параметры, доступные на вкладке «Инициализация памяти», зависят от типа используемой памяти DDR (LPDDR/DDR2/DDR3). При настройке параметров обратитесь к листу данных памяти DDR. Когда вы меняете или вводите значение, панель «Описание регистра» дает вам имя регистра и значение регистра, которые обновляются. Недопустимые значения помечаются как предупреждения. На Рисунке 2-1, Рисунке 2-2 и Рисунке 2-3 показана вкладка Инициализация для LPDDR, DDR2 и DDR3 соответственно.
- Режим синхронизации — выберите режим синхронизации 1T или 2T. В режиме 1T (режим по умолчанию) контроллер DDR может выдавать новую команду в каждом тактовом цикле. В режиме синхронизации 2T контроллер DDR поддерживает адрес и командную шину в течение двух тактовых циклов. Это снижает эффективность шины до одной команды за два такта, но удваивает время установки и удержания.
- Самообновление частичного массива (только LPDDR). Эта функция предназначена для энергосбережения LPDDR.
Выберите один из следующих вариантов, чтобы контроллер обновлял объем памяти во время самообновления:
– Полный массив: банки 0, 1,2 и 3
– Половина массива: Банки 0 и 1
– Квартальный массив: Банк 0
– Массив одной восьмой: банк 0 с адресом строки MSB=0
– Массив одной шестнадцатой: банк 0 с адресом строки MSB и MSB-1, оба равны 0.
Для всех других параметров обратитесь к листу данных памяти DDR при настройке параметров.
Время памяти
Эта вкладка позволяет настроить параметры синхронизации памяти. Обратитесь к листу технических данных вашей памяти LPDDR/DDR2/DDR3 при настройке параметров синхронизации памяти.
Когда вы меняете или вводите значение, панель «Описание регистра» дает вам имя регистра и значение регистра, которые обновляются. Недопустимые значения помечаются как предупреждения.
Импорт конфигурации DDR Files
Помимо ввода параметров памяти DDR с помощью вкладок Memory Initialization и Timing, вы можете импортировать значения регистров DDR из file. Для этого нажмите кнопку «Импорт конфигурации» и перейдите к тексту file содержащий имена и значения регистров DDR. Рисунок 2-5 показывает синтаксис конфигурации импорта.
Примечание: Если вы решите импортировать значения регистров, а не вводить их с помощью графического интерфейса, вы должны указать все необходимые значения регистров. Дополнительные сведения см. в Руководстве пользователя высокоскоростных интерфейсов DDR SmartFusion2 SoC FPGA.
Экспорт конфигурации DDR Files
Вы также можете экспортировать текущие данные конфигурации регистра в текстовый файл. file. Этот file будет содержать значения регистров, которые вы импортировали (если они есть), а также те, которые были вычислены из параметров графического интерфейса, введенных вами в этом диалоговом окне.
Если вы хотите отменить изменения, внесенные в конфигурацию регистра DDR, вы можете сделать это с помощью Restore Default. Обратите внимание, что при этом будут удалены все данные конфигурации регистра, и вам придется либо повторно импортировать, либо повторно ввести эти данные. Данные сбрасываются до значений аппаратного сброса.
Сгенерированные данные
Нажмите OK, чтобы сгенерировать конфигурацию. На основе ваших данных на вкладках «Общие», «Время памяти» и «Инициализация памяти» конфигуратор MDDR вычисляет значения для всех регистров конфигурации DDR и экспортирует эти значения в проект микропрограммы и симуляцию. fileс. экспортируется file синтаксис показан на рис. 2-6.
Прошивка
Когда вы создаете SmartDesign, следующее files генерируются в /firmware/drivers_config/sys_config. Эти files необходимы для правильной компиляции ядра микропрограммы CMSIS и содержат информацию о вашем текущем проекте, включая данные о конфигурации периферийных устройств и информацию о конфигурации часов для MSS. Не редактируйте эти files вручную, так как они создаются заново каждый раз, когда ваш корневой дизайн повторно генерируется.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h — данные конфигурации MDDR.
- Sys_config_fddr_define.h — данные конфигурации FDDR.
- sys_config_mss_clocks.h — конфигурация часов MSS
Моделирование
Когда вы создаете SmartDesign, связанный с вашим MSS, следующее моделирование files генерируются в /каталог моделирования:
- test.bfm — BFM верхнего уровня file который сначала «выполняется» во время любого моделирования, в котором используется процессор SmartFusion2 MSS Cortex-M3. Он выполняет периферийные_init.bfm и user.bfm, в этом порядке.
- периферийный_init.bfm — содержит процедуру BFM, которая эмулирует функцию CMSIS::SystemInit(), запускаемую на Cortex-M3, прежде чем вы войдете в процедуру main(). По сути, он копирует данные конфигурации для любого периферийного устройства, используемого в проекте, в правильные регистры конфигурации периферийных устройств, а затем ожидает, пока все периферийные устройства будут готовы, прежде чем утверждать, что пользователь может использовать эти периферийные устройства.
- MDDR_init.bfm — содержит команды записи BFM, имитирующие запись данных регистра конфигурации MSS DDR, которые вы ввели (с помощью диалогового окна «Редактировать регистры» выше) в регистры контроллера DDR.
- user.bfm — предназначен для пользовательских команд. Вы можете смоделировать путь данных, добавив свои собственные команды BFM в этот file. Команды в этом file будет «выполнено» после того, как периферийный_инит.bfm завершится.
Используя files выше, путь конфигурации моделируется автоматически. Вам нужно только отредактировать user.bfm file для моделирования пути данных. Не редактируйте файлы test.bfm,периферия_init.bfm или MDDR_init.bfm. fileкак эти files создаются заново каждый раз, когда ваш корневой дизайн повторно генерируется.
Путь конфигурации MSS DDR
Решение для инициализации периферийных устройств требует, чтобы в дополнение к указанию значений регистра конфигурации MSS DDR вы настроили путь данных конфигурации APB в MSS (FIC_2). Функция SystemInit() записывает данные в регистры конфигурации MDDR через интерфейс FIC_2 APB.
Примечание: Если вы используете System Builder, путь конфигурации устанавливается и подключается автоматически.
Чтобы настроить интерфейс FIC_2:
- Откройте диалоговое окно конфигуратора FIC_2 (рис. 2-7) из конфигуратора MSS.
- Выберите параметр «Инициализировать периферийные устройства с помощью Cortex-M3».
- Убедитесь, что MSS DDR отмечен, как и блоки Fabric DDR/SERDES, если вы их используете.
- Нажмите OK, чтобы сохранить настройки. Это откроет порты конфигурации FIC_2 (интерфейсы Clock, Reset и APB), как показано на рисунке 2-8.
- Сгенерируйте МСС. Порты FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK и FIC_2_APB_M_RESET_N) теперь доступны на интерфейсе MSS и могут быть подключены к CoreConfigP и CoreResetP в соответствии со спецификацией решения для инициализации периферийных устройств.
Подробные сведения о настройке и подключении ядер CoreConfigP и CoreResetP см. в Руководстве пользователя по инициализации периферийных устройств.
Описание порта
Физический интерфейс DDR
Таблица 3-1 • Физический интерфейс DDR
| Имя порта | Направление | Описание |
| MDDR_CAS_N | ВНЕ | ДРАМ КАСН |
| MDDR_CKE | ВНЕ | ДРАМ СКЕ |
| MDDR_CLK | ВНЕ | Часы, сторона P |
| MDDR_CLK_N | ВНЕ | Часы, северная сторона |
| MDDR_CS_N | ВНЕ | ДРАМ CSN |
| МДДР_ОДТ | ВНЕ | ДРАМ ОДТ |
| MDDR_RAS_N | ВНЕ | ДРАМ РАСН |
| MDDR_RESET_N | ВНЕ | Сброс DRAM для DDR3. Игнорируйте этот сигнал для интерфейсов LPDDR и DDR2. Отметьте его как неиспользуемый для интерфейсов LPDDR и DDR2. |
| MDDR_WE_N | ВНЕ | ДРАМ ВЕН |
| MDDR_ADDR[15:0] | ВНЕ | Биты адреса DRAM |
| МДДР_БА[2:0] | ВНЕ | Драм Банк Адрес |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | ВХОД | Драм Маска Данных |
| MDDR_DQS ([3:0]/[1:0]/[0]) | ВХОД | Вход/выход строба данных Dram – сторона P |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | ВХОД | Вход/выход строба данных Dram – сторона N |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | ВХОД | Ввод/вывод данных DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO в сигнале |
| MDDR_DQS_TMATCH_0_OUT | ВНЕ | Выходной сигнал FIFO |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO в сигнале (только 32-битный) |
| MDDR_DQS_TMATCH_1_OUT | ВНЕ | Выходной сигнал FIFO (только 32-разрядный) |
| MDDR_DM_RDQS_ECC | ВХОД | Маска данных DRAM ECC |
| MDDR_DQS_ECC | ВХОД | Ввод/вывод строба данных Dram ECC – сторона P |
| MDDR_DQS_ECC_N | ВХОД | Ввод/вывод строба данных Dram ECC – сторона N |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | ВХОД | Ввод/вывод данных DRAM ECC |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO в сигнале |
| MDDR_DQS_TMATCH_ECC_OUT | ВНЕ | Выходной сигнал ECC FIFO (только 32-разрядный) |
Примечание: Ширина порта для некоторых портов изменяется в зависимости от выбора ширины PHY. Обозначение «[a:0]/[b:0]/[c:0]» используется для обозначения таких портов, где «[a:0]» относится к ширине порта при выборе 32-битной ширины PHY. , «[b:0]» соответствует 16-битной ширине PHY, а «[c:0]» соответствует 8-битной ширине PHY.
Интерфейс шины Fabric Master AXI
Табл. 3-2 • Интерфейс шины AXI Fabric Master
| Имя порта | Направление | Описание |
| DDR_AXI_S_AWREADY | ВНЕ | Напишите адрес готов |
| DDR_AXI_S_WREADY | ВНЕ | Напишите адрес готов |
| DDR_AXI_S_BID[3:0] | ВНЕ | Идентификатор ответа |
| DDR_AXI_S_BRESP[1:0] | ВНЕ | Написать ответ |
| DDR_AXI_S_BVALID | ВНЕ | Напишите действительный ответ |
| DDR_AXI_S_ARREADY | ВНЕ | Читать адрес готов |
| DDR_AXI_S_RID[3:0] | ВНЕ | Прочитать идентификатор Tag |
| DDR_AXI_S_RRESP[1:0] | ВНЕ | Прочитать ответ |
| DDR_AXI_S_RDATA[63:0] | ВНЕ | Прочитать данные |
| DDR_AXI_S_RLAST | ВНЕ | Read Last Этот сигнал указывает на последнюю передачу в пакете чтения. |
| DDR_AXI_S_RVALID | ВНЕ | Прочитанный адрес действителен |
| DDR_AXI_S_AWID[3:0] | IN | Запись идентификатора адреса |
| DDR_AXI_S_AWADDR[31:0] | IN | Напишите адрес |
| DDR_AXI_S_AWLEN[3:0] | IN | Длина взрыва |
| DDR_AXI_S_AWSIZE[1:0] | IN | Размер взрыва |
| DDR_AXI_S_AWBURST[1:0] | IN | Тип взрыва |
| DDR_AXI_S_AWLOCK[1:0] | IN | Тип блокировки Этот сигнал предоставляет дополнительную информацию об атомарных характеристиках передачи. |
| DDR_AXI_S_AWVALID | IN | Напишите действительный адрес |
| DDR_AXI_S_WID[3:0] | IN | Запись идентификатора данных tag |
| DDR_AXI_S_WDATA[63:0] | IN | Запись данных |
| DDR_AXI_S_WSTRB[7:0] | IN | Написать стробоскопы |
| DDR_AXI_S_WLAST | IN | Написать последним |
| DDR_AXI_S_WVALID | IN | Напишите действительный |
| DDR_AXI_S_BREADY | IN | Пишите готовы |
| DDR_AXI_S_ARID[3:0] | IN | Чтение идентификатора адреса |
| DDR_AXI_S_ARADDR[31:0] | IN | Прочитать адрес |
| DDR_AXI_S_ARLEN[3:0] | IN | Длина взрыва |
| DDR_AXI_S_ARSIZE[1:0] | IN | Размер взрыва |
| DDR_AXI_S_ARBURST[1:0] | IN | Тип взрыва |
| DDR_AXI_S_ARLOCK[1:0] | IN | Тип замка |
| DDR_AXI_S_ARVALID | IN | Прочитанный адрес действителен |
| DDR_AXI_S_RREADY | IN | Читать адрес готов |
Табл. 3-2 • Интерфейс шины Fabric Master AXI (продолжение)
| Имя порта | Направление | Описание |
| DDR_AXI_S_CORE_RESET_N | IN | Глобальный сброс MDDR |
| DDR_AXI_S_RMW | IN | Указывает, действительны ли все байты 64-битной дорожки для всех тактов передачи AXI. 0: Указывает, что все байты во всех долях допустимы в пакете, и контроллер должен по умолчанию записывать команды. 1: Указывает, что некоторые байты недействительны и контроллер должен по умолчанию использовать команды RMW. Это классифицируется как сигнал боковой полосы канала адреса записи AXI и действителен с сигналом AWVALID. Используется только при включенном ECC. |
Интерфейс шины Fabric Master AHB0
Табл. 3-3 • Интерфейс шины Fabric Master AHB0
| Имя порта | Направление | Описание |
| DDR_AHB0_SHREADYOUT | ВНЕ | Ведомое устройство AHBL готово — высокий уровень для записи указывает на то, что MDDR готов принимать данные, а высокий уровень для чтения указывает на то, что данные действительны. |
| DDR_AHB0_SHRESP | ВНЕ | Статус ответа AHBL — высокий уровень в конце транзакции указывает на то, что транзакция завершилась с ошибками. Низкий уровень в конце транзакции означает, что транзакция успешно завершена. |
| DDR_AHB0_SHRDATA[31:0] | ВНЕ | Чтение данных AHBL — чтение данных с ведомого устройства MDDR на ведущее устройство фабрики. |
| DDR_AHB0_SHSEL | IN | Выбор ведомого устройства AHBL — при подтверждении MDDR является текущим выбранным ведомым устройством AHBL на шине AHB фабрики. |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL address – байтовый адрес на интерфейсе AHBL. |
| DDR_AHB0_SHBURST[2:0] | IN | Длина импульса AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | Размер передачи AHBL — указывает размер текущей передачи (только транзакции 8/16/32 байта). |
| DDR_AHB0_SHTRANS[1:0] | IN | Тип перевода AHBL — указывает тип перевода текущей транзакции. |
| DDR_AHB0_SHMASTLOCK | IN | Блокировка AHBL — при подтверждении текущая передача является частью заблокированной транзакции. |
| DDR_AHB0_SHWRITE | IN | AHBL write — высокое значение указывает на то, что текущая транзакция является записью. Низкий уровень указывает на то, что текущая транзакция является чтением |
| DDR_AHB0_S_HREADY | IN | AHBL ready — высокий уровень означает, что MDDR готов принять новую транзакцию. |
| DDR_AHB0_S_HWDATA[31:0] | IN | Запись данных AHBL — запись данных из мастер-фабрики в MDDR. |
Интерфейс шины Fabric Master AHB1
Табл. 3-4 • Интерфейс шины Fabric Master AHB1
| Имя порта | Направление | Описание |
| DDR_AHB1_SHREADYOUT | ВНЕ | Ведомое устройство AHBL готово — высокий уровень для записи указывает на то, что MDDR готов принимать данные, а высокий уровень для чтения указывает на то, что данные действительны. |
| DDR_AHB1_SHRESP | ВНЕ | Статус ответа AHBL — высокий уровень в конце транзакции указывает на то, что транзакция завершилась с ошибками. Низкий уровень в конце транзакции означает, что транзакция успешно завершена. |
| DDR_AHB1_SHRDATA[31:0] | ВНЕ | Чтение данных AHBL — чтение данных с ведомого устройства MDDR на ведущее устройство фабрики. |
| DDR_AHB1_SHSEL | IN | Выбор ведомого устройства AHBL — при подтверждении MDDR является текущим выбранным ведомым устройством AHBL на шине AHB фабрики. |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL address – байтовый адрес на интерфейсе AHBL. |
| DDR_AHB1_SHBURST[2:0] | IN | Длина импульса AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | Размер передачи AHBL — указывает размер текущей передачи (только транзакции 8/16/32 байта). |
| DDR_AHB1_SHTRANS[1:0] | IN | Тип перевода AHBL — указывает тип перевода текущей транзакции. |
| DDR_AHB1_SHMASTLOCK | IN | Блокировка AHBL — при подтверждении текущая передача является частью заблокированной транзакции. |
| DDR_AHB1_SHWRITE | IN | AHBL write — высокое значение указывает на то, что текущая транзакция является записью. Низкий уровень означает, что текущая транзакция является чтением. |
| DDR_AHB1_SHREADY | IN | AHBL ready — высокий уровень означает, что MDDR готов принять новую транзакцию. |
| DDR_AHB1_SHWDATA[31:0] | IN | Запись данных AHBL — запись данных из мастер-фабрики в MDDR. |
Режим контроллера программной памяти Интерфейс шины AXI
Таблица 3-5 • Интерфейс шины AXI в режиме контроллера программной памяти
| Имя порта | Направление | Описание |
| SMC_AXI_M_WLAST | ВНЕ | Написать последним |
| SMC_AXI_M_WVALID | ВНЕ | Напишите действительный |
| SMC_AXI_M_AWLEN[3:0] | ВНЕ | Длина взрыва |
| SMC_AXI_M_AWBURST[1:0] | ВНЕ | Тип взрыва |
| SMC_AXI_M_BREADY | ВНЕ | Ответ готов |
| SMC_AXI_M_AWVALID | ВНЕ | Напишите действительный адрес |
| SMC_AXI_M_AWID[3:0] | ВНЕ | Запись идентификатора адреса |
| SMC_AXI_M_WDATA[63:0] | ВНЕ | Запись данных |
| SMC_AXI_M_ARVALID | ВНЕ | Прочитанный адрес действителен |
| SMC_AXI_M_WID[3:0] | ВНЕ | Запись идентификатора данных tag |
| SMC_AXI_M_WSTRB[7:0] | ВНЕ | Написать стробоскопы |
| SMC_AXI_M_ARID[3:0] | ВНЕ | Чтение идентификатора адреса |
| SMC_AXI_M_ARADDR[31:0] | ВНЕ | Прочитать адрес |
| SMC_AXI_M_ARLEN[3:0] | ВНЕ | Длина взрыва |
| SMC_AXI_M_ARSIZE[1:0] | ВНЕ | Размер взрыва |
| SMC_AXI_M_ARBURST[1:0] | ВНЕ | Тип взрыва |
| SMC_AXI_M_AWADDR[31:0] | ВНЕ | Написать адрес |
| SMC_AXI_M_RREADY | ВНЕ | Читать адрес готов |
| SMC_AXI_M_AWSIZE[1:0] | ВНЕ | Размер взрыва |
| SMC_AXI_M_AWLOCK[1:0] | ВНЕ | Тип блокировки Этот сигнал предоставляет дополнительную информацию об атомарных характеристиках передачи. |
| SMC_AXI_M_ARLOCK[1:0] | ВНЕ | Тип замка |
| SMC_AXI_M_BID[3:0] | IN | Идентификатор ответа |
| SMC_AXI_M_RID[3:0] | IN | Прочитать идентификатор Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Прочитать ответ |
| SMC_AXI_M_BRESP[1:0] | IN | Написать ответ |
| SMC_AXI_M_AWREADY | IN | Напишите адрес готов |
| SMC_AXI_M_RDATA[63:0] | IN | Прочитать данные |
| SMC_AXI_M_WREADY | IN | Пишите готовы |
| SMC_AXI_M_BVALID | IN | Напишите действительный ответ |
| SMC_AXI_M_ARREADY | IN | Читать адрес готов |
| SMC_AXI_M_RLAST | IN | Read Last Этот сигнал указывает на последнюю передачу в пакете чтения. |
| SMC_AXI_M_RVALID | IN | Читать Действителен |
Режим контроллера программной памяти Интерфейс шины AHB0
Таблица 3-6 • Интерфейс шины AHB0 в режиме контроллера программной памяти
| Имя порта | Направление | Описание |
| SMC_AHB_M_HBURST[1:0] | ВНЕ | Длина импульса AHBL |
| SMC_AHB_M_HTRANS[1:0] | ВНЕ | Тип перевода AHBL — указывает тип перевода текущей транзакции. |
| SMC_AHB_M_HMASTLOCK | ВНЕ | Блокировка AHBL — при подтверждении текущая передача является частью заблокированной транзакции. |
| SMC_AHB_M_HWRITE | ВНЕ | AHBL write — Высокий уровень указывает на то, что текущая транзакция является записью. Низкий уровень указывает на то, что текущая транзакция является чтением |
| SMC_AHB_M_HSIZE[1:0] | ВНЕ | Размер передачи AHBL — указывает размер текущей передачи (только транзакции 8/16/32 байта). |
| SMC_AHB_M_HWDATA[31:0] | ВНЕ | Запись данных AHBL — запись данных с мастера MSS на контроллер мягкой памяти фабрики. |
| SMC_AHB_M_HADDR[31:0] | ВНЕ | AHBL address – байтовый адрес на интерфейсе AHBL. |
| SMC_AHB_M_HRESP | IN | Статус ответа AHBL — высокий уровень в конце транзакции указывает на то, что транзакция завершилась с ошибками. Низкий уровень в конце транзакции означает, что транзакция успешно завершена. |
| SMC_AHB_M_HRDATA[31:0] | IN | Чтение данных AHBL — чтение данных из контроллера мягкой памяти Fabric в мастер MSS. |
| SMC_AHB_M_HREADY | IN | AHBL ready — высокий уровень указывает на то, что шина AHBL готова принять новую транзакцию. |
Поддержка продукта
Группа продуктов Microsemi SoC поддерживает свои продукты различными службами поддержки, включая службу поддержки клиентов, центр технической поддержки клиентов, webвеб-сайт, электронная почта и офисы продаж по всему миру. В этом приложении содержится информация о том, как связаться с Microsemi SoC Products Group и использовать эти службы поддержки.
Обслуживание клиентов
Обратитесь в службу поддержки клиентов за нетехнической поддержкой продукта, такой как цены продукта, обновления продукта, информация об обновлении, статус заказа и авторизация.
Из Северной Америки звоните по телефону 800.262.1060
Из других стран звоните по телефону 650.318.4460
Факс, из любой точки мира, 650.318.8044
Центр технической поддержки клиентов
Microsemi SoC Products Group укомплектовывает свой Центр технической поддержки клиентов высококвалифицированными инженерами, которые могут помочь ответить на ваши вопросы об оборудовании, программном обеспечении и проектировании продуктов Microsemi SoC. Центр технической поддержки клиентов тратит много времени на создание заметок по применению, ответов на общие вопросы цикла проектирования, документации по известным проблемам и различных часто задаваемых вопросов. Поэтому, прежде чем связаться с нами, пожалуйста, посетите наши онлайн-ресурсы. Вполне вероятно, что мы уже ответили на ваши вопросы.
Техническая поддержка
Для получения информации о поддержке продуктов Microsemi SoC посетите веб-сайт http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webсайт
Вы можете просмотреть разнообразную техническую и нетехническую информацию на домашней странице Microsemi SoC Products Group по адресу www.microsemi.com/soc.
Обращение в Центр технической поддержки клиентов
В Центре технической поддержки работают высококвалифицированные инженеры. С центром технической поддержки можно связаться по электронной почте или через группу продуктов Microsemi SoC. webсайт.
Электронная почта
Вы можете сообщить свои технические вопросы на наш адрес электронной почты и получить ответы по электронной почте, факсу или телефону. Кроме того, если у вас есть проблемы с дизайном, вы можете отправить свой дизайн по электронной почте. files получить помощь. Мы постоянно отслеживаем учетную запись электронной почты в течение дня. При отправке запроса нам обязательно укажите свое полное имя, название компании и контактную информацию для эффективной обработки вашего запроса.
Адрес электронной почты технической поддержки: soc_tech@microsemi.com.
Мои дела
Клиенты Microsemi SoC Products Group могут отправлять и отслеживать технические заявки в Интернете, перейдя в раздел «Мои заявки».
За пределами США
Клиенты, которым нужна помощь за пределами часовых поясов США, могут обратиться в службу технической поддержки по электронной почте (soc_tech@microsemi.com) или обратитесь в местное торговое представительство.
Посетите раздел «О нас», чтобы ознакомиться со списками офисов продаж и корпоративными контактами.
Список офисов продаж можно найти по адресу www.microsemi.com/soc/company/contact/default.aspx.
Техническая поддержка ИТАР
Для получения технической поддержки по FPGA RH и RT, которые регулируются Международными правилами торговли оружием (ITAR), свяжитесь с нами через soc_tech_itar@microsemi.com. Либо в разделе «Мои дела» выберите «Да» в раскрывающемся списке ITAR. Полный список ПЛИС Microsemi, регулируемых ITAR, см. на веб-сайте ITAR. web страница.
О Микросеми
Корпорация Microsemi (Nasdaq: MSCC) предлагает комплексный портфель полупроводниковых и системных решений для связи, обороны и безопасности, аэрокосмической и промышленной отраслей. Продукты включают в себя высокопроизводительные и радиационно-стойкие аналоговые интегральные схемы со смешанными сигналами, FPGA, SoC и ASIC; продукты управления питанием; устройства хронометража и синхронизации, а также решения для точного времени, устанавливающие мировой стандарт времени; устройства обработки голоса; РЧ-решения; дискретные компоненты; Корпоративные решения для хранения и связи, технологии безопасности и масштабируемая защита от атакampпродукты; Ethernet-решения; ИС и инжекторы Power-over-Ethernet; а также возможности индивидуального дизайна и услуги. Штаб-квартира Microsemi находится в Алисо-Вьехо, Калифорния, и насчитывает около 4,800 сотрудников по всему миру. Узнайте больше на www.microsemi.com.
Microsemi не дает никаких гарантий, заявлений или гарантий в отношении информации, содержащейся в данном документе, или пригодности своих продуктов и услуг для какой-либо конкретной цели, а также Microsemi не берет на себя никакой ответственности, вытекающей из применения или использования любого продукта или схемы. Продукты, продаваемые по настоящему Соглашению, и любые другие продукты, продаваемые Microsemi, прошли ограниченное тестирование и не должны использоваться вместе с критически важным оборудованием или приложениями. Любые характеристики производительности считаются надежными, но не проверяются, и Покупатель должен провести и завершить все эксплуатационные и другие испытания продуктов, отдельно или вместе с любыми конечными продуктами или установленными в них. Покупатель не должен полагаться на какие-либо данные и технические характеристики или параметры, предоставленные Microsemi. Покупатель несет ответственность за самостоятельное определение пригодности любых продуктов, а также их тестирование и проверку. Информация, предоставляемая Microsemi по настоящему Соглашению, предоставляется «как есть, где есть» и со всеми ошибками, и весь риск, связанный с такой информацией, полностью лежит на Покупателе. Microsemi не предоставляет, прямо или косвенно, какой-либо стороне какие-либо патентные права, лицензии или любые другие права на интеллектуальную собственность, будь то в отношении самой такой информации или чего-либо, описываемого такой информацией. Информация, представленная в этом документе, является собственностью Microsemi, и Microsemi оставляет за собой право вносить любые изменения в информацию в этом документе или в любые продукты и услуги в любое время без предварительного уведомления.
Штаб-квартира корпорации Microsemi
One Enterprise, Алисо Вьехо,
CA 92656 США
В пределах США: +1 800-713-4113
За пределами США: +1 949-380-6100
Продажи: +1 949-380-6136
Факс: +1 949-215-4996
Электронная почта: sales.support@microsemi.com
©2016 Корпорация Microsemi. Все права защищены. Microsemi и логотип Microsemi являются товарными знаками корпорации Microsemi. Все другие товарные знаки и знаки обслуживания являются собственностью их соответствующих владельцев.
5-02-00377-5/11.16
Документы/Ресурсы
 |
Конфигурация контроллера Microsemi SmartFusion2 MSS DDR [pdf] Руководство пользователя SmartFusion2 MSS Конфигурация контроллера DDR, SmartFusion2 MSS, Конфигурация контроллера DDR, Конфигурация контроллера |
