F-Tile DisplayPort FPGA IP Design Example
Ghidul utilizatorului

F-Tile DisplayPort FPGA IP Design Example

Actualizat pentru Intel® Quartus® Prime Design Suite: 22.2 Versiunea IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Ghid de pornire rapidă

Dispozitivele DisplayPort Intel® F-tile dispun de un banc de testare simulat și un design hardware care acceptă compilarea și testarea hardware FPGA IP design exampfișiere pentru Intel Agilex™
DisplayPort Intel FPGA IP oferă următorul design, de examples:

• Loopback paralel DisplayPort SST fără un modul Pixel Clock Recovery (PCR).
• Loopback paralel DisplayPort SST cu interfață video AXIS

Când generați un design example, editorul de parametri creează automat fileeste necesar pentru a simula, compila și testa designul în hardware.
Figura 1. Dezvoltare StagesInformații conexe

• Ghid de utilizare DisplayPort Intel FPGA IP
• Migrarea la Intel Quartus Prime Pro Edition

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Înregistrat ISO 9001: 2015
1.1. Structura directorului
Figura 2. Structura directorului

Tabelul 1. Proiectare Example Componentele

Foldere	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((bloc de construcție DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((bloc de construcție DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Cerințe hardware și software
Intel folosește următorul hardware și software pentru a testa designul, de examppe:
Hardware

• Kit de dezvoltare Intel Agilex I-Series
• GPU sursă DisplayPort
• Chiuvetă DisplayPort (monitor)
• Placă fiică Bitec DisplayPort FMC Revizia 8C
• Cabluri DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generarea Designului
Utilizați editorul de parametri IP DisplayPort Intel FPGA din software-ul Intel Quartus Prime pentru a genera designul, de example.
Figura 3. Generarea fluxului de proiectare

1.  Selectați Instrumente ➤ Catalog IP și selectați Intel Agilex F-tile ca familie de dispozitive țintă.
   Nota: Designul exampLe acceptă numai dispozitivele Intel Agilex F-tile.
2. În Catalogul IP, localizați și faceți dublu clic pe DisplayPort Intel FPGA IP. Apare fereastra New IP Variation.
3. Specificați un nume de nivel superior pentru variația IP personalizată. Editorul de parametri salvează setările pentru variația IP în a file numit .ip.
4. Selectați un dispozitiv Intel Agilex F-tile în câmpul Dispozitiv sau păstrați selecția implicită a dispozitivului software Intel Quartus Prime.
5. Faceți clic pe OK. Apare editorul de parametri.
6. Configurați parametrii doriti atât pentru TX, cât și pentru RX.
7. Sub Design Exampfila le, selectați DisplayPort SST Loopback paralel fără PCR.
8. Selectați Simulare pentru a genera bancul de testare și selectați Sinteză pentru a genera designul hardware, de example. Trebuie să selectați cel puțin una dintre aceste opțiuni pentru a genera designul de example files. Dacă le selectați pe ambele, timpul de generare devine mai lung.
9. Pentru Target Development Kit, selectați Intel Agilex I-Series SOC Development Kit. Acest lucru face ca dispozitivul țintă selectat la pasul 4 să se schimbe pentru a se potrivi cu dispozitivul din kitul de dezvoltare. Pentru setul de dezvoltare SOC Intel Agilex I-Series, dispozitivul implicit este AGIB027R31B1E2VR0.
10. Faceți clic pe Generare example Design.

1.4. Simularea designului
Designul DisplayPort Intel FPGA IP de exampLe testbench simulează un design de loopback serial de la o instanță TX la o instanță RX. Un modul generator de modele video intern conduce instanța DisplayPort TX, iar ieșirea video a instanței RX se conectează la verificatoarele CRC din bancul de testare.
Figura 4. Fluxul de simulare a proiectării

1. Accesați folderul Synopsys simulator și selectați VCS.
2. Rulați scriptul de simulare.
   Sursa vcs_sim.sh
3. Scriptul realizează Quartus TLG, compilează și rulează testbench în simulator.
4. Analizați rezultatul.
   O simulare de succes se termină cu compararea SRC sursă și chiuvetă.

1.5. Compilarea și testarea designului
Figura 5. Compilarea și simularea designuluiPentru a compila și a rula un test demonstrativ pe hardware, exampdesignul, urmați acești pași:

1. Asigurați-vă că hardware-ul de exampgenerarea designului este completă.
2. Lansați software-ul Intel Quartus Prime Pro Edition și deschideți / quartus/agi_dp_demo.qpf.
3. Faceți clic pe Procesare ➤ Porniți compilarea.
4. După compilarea cu succes, software-ul Intel Quartus Prime Pro Edition generează un .sof file în directorul specificat.
5. Conectați conectorul DisplayPort RX de pe placa fiică Bitec la o sursă externă DisplayPort, cum ar fi placa grafică de pe un computer.
6. Conectați conectorul DisplayPort TX de pe placa fiică Bitec la un dispozitiv receptor DisplayPort, cum ar fi un analizor video sau un monitor de computer.
7.  Asigurați-vă că toate comutatoarele de pe placa de dezvoltare sunt în poziția implicită.
8. Configurați dispozitivul Intel Agilex F-Tile selectat pe placa de dezvoltare folosind .sof file (Instrumente ➤ Programator).
9. Dispozitivul receptor DisplayPort afișează videoclipul generat de la sursa video.

Informații conexe
Ghid de utilizare pentru kit de dezvoltare FPGA Intel Agilex I-Series/
1.5.1. ELF regenerator File
În mod implicit, ELF file este generat atunci când generați designul dinamic de example.
Cu toate acestea, în unele cazuri, trebuie să regenerați ELF-ul file dacă modificați software-ul file sau regenerează dp_core.qsys file. Se regenerează dp_core.qsys file actualizează .sopcinfo file, care vă cere să regenerați ELF-ul file.

1. Mergi la /software și editați codul dacă este necesar.
2. Mergi la /script și executați următorul script de compilare: source build_sw.sh
   • Pe Windows, căutați și deschideți Nios II Command Shell. În Nios II Command Shell, accesați /script și executați sursa build_sw.sh.
   Nota: Pentru a executa scriptul de compilare pe Windows 10, sistemul dumneavoastră necesită Windows Subsystems pentru Linux (WSL). Pentru mai multe informații despre pașii de instalare WSL, consultați Manualul pentru dezvoltatori de software Nios II.
   • Pe Linux, lansați Platform Designer și deschideți Tools ➤ Nios II Command Shell. În Nios II Command Shell, accesați /script și executați sursa build_sw.sh.
3. Asigurați-vă că un .elf file este generat în /software/ dp_demo.
4. Descărcați fișierul .elf generat file în FPGA fără a recompila fișierul .sof file rulând următorul script: nios2-download /software/dp_demo/*.elf
5. Apăsați butonul de resetare de pe placa FPGA pentru ca noul software să intre în vigoare.

1.6. DisplayPort Intel FPGA IP Design Example Parametri
Tabelul 2. DisplayPort Intel FPGA IP Design Exampconstrângerea QSF pentru dispozitivul Intel Agilex Ftile

Constrângere QSF	Descriere
set_global_assignment -name VERILOG_MACRO „__DISPLAYPORT_support__=1”	De la Quartus 22.2 înainte, această constrângere QSF este necesară pentru a activa fluxul personalizat SRC (Soft Reset Controller) DisplayPort

Tabelul 3. DisplayPort Intel FPGA IP Design ExampParametrii pentru dispozitivul Intel Agilex F-tile

Parametru	Valoare	Descriere
Design disponibil Example
Selectați Design	•Nici unul •DisplayPort SST Loopback paralel fără PCR •DisplayPort SST Loopback paralel cu interfață video AXIS	Selectați designul de example care urmează să fie generat. • Niciunul: Nici un design exampchiul este disponibil pentru selectarea parametrului curent. •DisplayPort SST Loopback paralel fără PCR: Acest design example demonstrează loopback paralel de la receptorul DisplayPort la sursa DisplayPort fără un modul Pixel Clock Recovery (PCR) atunci când activați parametrul Enable Video Input Image Port. •DisplayPort SST Loopback paralel cu interfață video AXIS: Acest design example demonstrează loopback paralel de la receptorul DisplayPort la sursa DisplayPort cu interfața AXIS Video atunci când Activarea protocoalelor de date video active este setată la AXIS-VVP Full.
Design Example Files
Simulare	Pornit, oprit	Activați această opțiune pentru a genera necesarul files pentru bancul de teste de simulare.
Sinteză	Pornit, oprit	Activați această opțiune pentru a genera necesarul files pentru compilarea Intel Quartus Prime și designul hardware.
Format HDL generat
Genera File Format	Verilog, VHDL	Selectați formatul HDL preferat pentru designul generat, de example fileset. Notă: Această opțiune determină doar formatul pentru IP-ul de nivel superior generat files. Toti ceilalti files (de example bancuri de testare și nivel superior files pentru demonstrația hardware) sunt în format Verilog HDL.
Kit de dezvoltare a țintei
Selectați Board	•Fără kit de dezvoltare •Seria Intel Agilex I Kit de dezvoltare	Selectați placa pentru designul vizat, example.

Parametru	Valoare	Descriere
		•Fără kit de dezvoltare: Această opțiune exclude toate aspectele hardware pentru proiectare, de example. Nucleul P setează toate asignările de pin la pini virtuali. • Kit de dezvoltare FPGA Intel Agilex I-Series: Această opțiune selectează automat dispozitivul țintă al proiectului pentru a se potrivi cu dispozitivul din acest kit de dezvoltare. Puteți schimba dispozitivul țintă utilizând parametrul Schimbare dispozitiv țintă dacă revizuirea plăcii dvs. are o variantă diferită de dispozitiv. Nucleul IP stabilește toate asignările de pin în conformitate cu kitul de dezvoltare. Notă: Proiectare preliminară Exampfișierul nu este verificat funcțional pe hardware în această versiune Quartus. •Custom Development Kit: Această opțiune permite proiectarea de exampli se va testa pe un kit de dezvoltare terță parte cu un Intel FPGA. Este posibil să fie necesar să setați alocațiile de pin pe cont propriu.
Dispozitivul țintă
Schimbați dispozitivul țintă	Pornit, oprit	Activați această opțiune și selectați varianta de dispozitiv preferată pentru kitul de dezvoltare.

Design Loopback Paralel Examples

Designul DisplayPort Intel FPGA IP de exampfișierele demonstrează loopback paralel de la instanța DisplayPort RX la instanța DisplayPort TX fără un modul Pixel Clock Recovery (PCR).
Tabelul 4. DisplayPort Intel FPGA IP Design Exampfișier pentru dispozitivul Intel Agilex F-tile

Design Example	Desemnare	Rata de date	Mod canal	Tip de buclă inversă
Loopback paralel DisplayPort SST fără PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralel fără PCR
Loopback paralel DisplayPort SST cu interfață video AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralel cu interfața video AXIS

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Caracteristici
Designul loopback paralel SST de exampfișierele demonstrează transmiterea unui singur flux video de la receptorul DisplayPort la sursa DisplayPort.
Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii. *Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Înregistrat ISO 9001: 2015
Figura 6. Intel Agilex F-tile DisplayPort SST Loopback paralel fără PCR

• În această variantă, parametrul sursei DisplayPort, TX_SUPPORT_IM_ENABLE, este activat și este utilizată interfața de imagine video.
• Chiuveta DisplayPort primește streaming video și/sau audio de la o sursă video externă, cum ar fi GPU și o decodifică într-o interfață video paralelă.
• Ieșirea video de la receptor DisplayPort conduce direct interfața video sursă DisplayPort și codifică la legătura principală DisplayPort înainte de a transmite către monitor.
• IOPLL conduce atât ceasurile video sursă, cât și receptorul DisplayPort la o frecvență fixă.
• Dacă parametrul MAX_LINK_RATE al sursei și al receptorului DisplayPort este configurat la HBR3 și PIXELS_PER_CLOCK este configurat la Quad, ceasul video rulează la 300 MHz pentru a suporta o rată de pixeli de 8Kp30 (1188/4 = 297 MHz).

Figura 7. Intel Agilex F-tile DisplayPort SST Loopback paralel cu AXIS Video Interfață

• În această variantă, parametrul sursă și receptor DisplayPort, selectați AXIS-VVP FULL în ENABLE ACTIVE VIDEO DATA PROTOCOLS pentru a activa Axis Video Data Interface.
• Chiuveta DisplayPort primește streaming video și/sau audio de la o sursă video externă, cum ar fi GPU și o decodifică într-o interfață video paralelă.
• DisplayPort Sink convertește fluxul de date video în date video pe axă și conduce interfața de date video pe axa sursă DisplayPort prin VVP Video Frame Buffer. DisplayPort Source convertește datele video ale axei în legătura principală DisplayPort înainte de a le transmite pe monitor.
• În această variantă de design, există trei ceasuri video principale, și anume rx/tx_axi4s_clk, rx_vid_clk și tx_vid_clk. axi4s_clk rulează la 300 MHz pentru ambele module AXIS din Source și Sink. rx_vid_clk rulează conducta DP Sink Video la 300 MHz (pentru a suporta orice rezoluție de până la 8Kp30 4PIP), în timp ce tx_vid_clk rulează conducta DP Source Video la frecvența reală a Pixel Clock (împărțită la PIP-uri).
• Această variantă de design configurează automat frecvența tx_vid_clk prin programarea I2C la SI5391B OSC la bord atunci când designul detectează o comutare în rezoluție.
• Această variantă de design demonstrează doar un număr fix de rezoluții, așa cum este predefinit în software-ul DisplayPort, și anume:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Schema de ceas
Schema de ceas ilustrează domeniile de ceas în designul IP DisplayPort Intel FPGA, example.
Figura 8. Schema de sincronizare a transceiverului Intel Agilex F-tile DisplayPortTabelul 5. Semnale ale schemei de sincronizare

Ceasul în diagramă	Descriere
SysPLL refclk	F-tile System PLL ceas de referință care poate fi orice frecvență de ceas care este divizabilă de System PLL pentru acea frecvență de ieșire. În acest design example, system_pll_clk_link și rx/tx refclk_link au același refclk SysPLL de 150 MHz.

Ceasul în diagramă	Descriere
	Trebuie să fie un ceas care rulează liber, care este conectat de la un pin dedicat al ceasului de referință al transceiver-ului la portul de intrare al ceasului al IP-ului Reference and System PLL Clocks, înainte de a conecta portul de ieșire corespunzător la DisplayPort Phy Top. Notă: Pentru acest design example, configurați Clock Controller GUI Si5391A OUT6 la 150 MHz.
sistem pll clk link	Frecvența minimă de ieșire PLL a sistemului pentru a accepta toate ratele DisplayPort este de 320 MHz. Acest design example folosește o frecvență de ieșire de 900 MHz (cea mai mare), astfel încât SysPLL refclk să poată fi partajat cu rx/tx refclk_link care este de 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR și Tx PLL Link refclk care s-au fixat la 150 MHz pentru a accepta toate ratele de date DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock pentru a ceas DisplayPort IP core. Frecvența echivalentă cu împărțirea ratei de date la lățimea datelor paralele. Examppe: Frecvență = rata de date / lățimea datelor = 8.1 G (HBR3) / 40 de biți = 202.5 ​​MHz

2.3. Banc de testare de simulare
Bancul de testare de simulare simulează loopback-ul serial DisplayPort TX la RX.
Figura 9. Diagrama bloc al bancului de testare pentru simularea modului Simplex DisplayPort Intel FPGA IPTabelul 6. Componentele bancului de testare

Componentă	Descriere
Generator de modele video	Acest generator produce modele de bare de culoare pe care le puteți configura. Puteți parametriza sincronizarea formatului video.
Control pe bancul de testare	Acest bloc controlează secvența de testare a simulării și generează semnalele de stimul necesare către miezul TX. Blocul de control al bancului de testare citește, de asemenea, valoarea CRC atât de la sursă, cât și de la receptor pentru a face comparații.
RX Link Speed ​​Clock Frequency Checker	Acest verificator verifică dacă frecvența ceasului recuperată de transceiver RX se potrivește cu rata de date dorită.
TX Link Speed ​​Clock Frequency Checker	Acest verificator verifică dacă frecvența ceasului recuperată de transceiver TX se potrivește cu rata de date dorită.

Bancul de testare de simulare efectuează următoarele verificări:
Tabelul 7. Verificări pe bancul de testare

Criterii de testare	Verificare
• Link Training la Data Rate HBR3 • Citiți registrele DPCD pentru a verifica dacă DP Status setează și măsoară atât frecvența TX cât și RX Link Speed.	Integrează Frequency Checker pentru a măsura viteza conexiunii ieșirea de frecvență a ceasului de la transceiver-ul TX și RX.
• Rulați modelul video de la TX la RX. • Verificați CRC atât pentru sursă, cât și pentru chiuvetă pentru a verifica dacă se potrivesc	• Conectează generatorul de modele video la sursa DisplayPort pentru a genera modelul video. • Controlul testbench citește apoi atât CRC sursă, cât și sink din registrele DPTX și DPRX și compară pentru a se asigura că ambele valori CRC sunt identice. Notă: Pentru a vă asigura că CRC este calculat, trebuie să activați parametrul de automatizare a testului Support CTS.

Istoricul revizuirilor documentului pentru F-Tile DisplayPort Intel FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2022.09.02	22.	20.0.1	•S-a schimbat titlul documentului de la DisplayPort Intel Agilex F-Tile FPGA IP Design ExampGhidul utilizatorului pentru F-Tile DisplayPort Intel FPGA IP Design Example Ghidul utilizatorului. •Activat AXIS Video Design Example varianta. •S-a eliminat designul Static Rate și l-a înlocuit cu Multi Rate Design Example. •S-a eliminat nota din DisplayPort Intel FPGA IP Design ExampGhidul de pornire rapidă care spune că versiunea de software Intel Quartus Prime 21.4 acceptă numai Preliminary Design Examples. •S-a înlocuit cifra Structurii directorului cu cifra corectă. •A fost adăugată o secțiune Regenerating ELF File sub Compilarea și testarea designului. •A fost actualizată secțiunea Cerințe hardware și software pentru a include hardware suplimentar cerințe.
2021.12.13	21.	20.0.0	Lansare inițială.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Înregistrat ISO 9001: 2015

Versiunea online
Trimiteți feedback
UG-20347
ID: 709308
Versiune: 2022.09.02

Documente/Resurse

Intel F-Tile DisplayPort FPGA IP Design Example [pdfGhid de utilizare F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referințe

• Manual de utilizare