MSS SmartFusion2
Configuração do Controlador DDR
Libero SoC v11.6 e posterior 

Introdução

O SmartFusion2 MSS possui um controlador DDR integrado. Este controlador DDR destina-se a controlar uma memória DDR fora do chip. O controlador MDDR pode ser acessado tanto pelo MSS quanto pela estrutura FPGA. Além disso, o controlador DDR também pode ser ignorado, fornecendo uma interface adicional para a estrutura FPGA (Soft Controller Mode (SMC)).
Para configurar totalmente o controlador MSS DDR, você deve:

1. Selecione o caminho de dados usando o configurador MDDR.
2. Defina os valores de registro para os registros do controlador DDR.
3. Selecione as frequências de clock da memória DDR e a proporção de clock da malha FPGA para MDDR (se necessário) usando o MSS CCC Configurator.
4. Conecte a interface de configuração APB do controlador conforme definido pela solução de inicialização periférica. Para o circuito de inicialização MDDR construído pelo Integrador de Sistemas, consulte “Caminho de configuração MSS DDR” na página 13 e Figura 2-7.
   Você também pode construir seu próprio circuito de inicialização usando Inicialização Periférica autônoma (não pelo Integrador de Sistemas). Consulte o Guia do usuário de inicialização periférica autônoma do SmartFusion2.

Configurador MDDR

O configurador MDDR é usado para configurar o caminho de dados geral e os parâmetros de memória DDR externos para o controlador MSS DDR.

A guia Geral define as configurações de memória e interface de malha (Figura 1-1).
Configurações de memória
Insira o tempo de acomodação da memória DDR. Este é o tempo que a memória DDR requer para inicializar. O valor padrão é 200 us. Consulte a folha de dados da memória DDR para obter o valor correto a ser inserido.
Use Configurações de memória para configurar suas opções de memória no MDDR.

• Tipo de memória – LPDDR, DDR2 ou DDR3
• Largura de dados – 32 bits, 16 bits ou 8 bits
• ECC habilitado para SECDED – LIGADO ou DESLIGADO
• Esquema de Arbitragem – Tipo-0, Tipo -1, Tipo-2, Tipo-3
• ID de prioridade mais alta – os valores válidos vão de 0 a 15
• Largura do endereço (bits) – Consulte a folha de dados da memória DDR para obter o número de bits de endereço de linha, banco e coluna da memória LPDDR/DDR2/DDR3 que você usa. selecione o menu suspenso para escolher o valor correto para linhas/bancos/colunas de acordo com a folha de dados da memória LPDDR/DDR2/DDR3.

Observação: O número na lista suspensa refere-se ao número de bits de endereço, não ao número absoluto de linhas/bancos/colunas. Para exampPor exemplo, se sua memória DDR tiver 4 bancos, selecione 2 (2 ²=4) para bancos. Se a sua memória DDR tiver 8 bancos, selecione 3 (2³ =8) para bancos.

Configurações de interface de malha
Por padrão, o processador rígido Cortex-M3 está configurado para acessar o controlador DDR. Você também pode permitir que um fabric Master acesse o controlador DDR ativando a caixa de seleção Fabric Interface Setting. Neste caso, você pode escolher uma das seguintes opções:

• Use uma interface AXI – O fabric Master acessa o controlador DDR por meio de uma interface AXI de 64 bits.
• Use uma interface AHBLite única – O fabric Master acessa o controlador DDR por meio de uma interface AHB única de 32 bits.
• Use duas interfaces AHBLite – Dois fabric Masters acessam o controlador DDR usando duas interfaces AHB de 32 bits.
  A configuração view (Figura 1-1) é atualizada de acordo com sua seleção de Interface do Fabric.

Força da unidade de E/S (somente DDR2 e DDR3)
Selecione uma das seguintes potências de unidade para suas E/S DDR:

• Meia força de tração
•  Força total de tração

O SoC Libero define o padrão de E/S DDR para o seu sistema MDDR com base no tipo de memória DDR e na resistência da unidade de E/S (conforme mostrado na Tabela 1-1).
Tabela 1-1 • Capacidade da unidade de E/S e tipo de memória DDR

Tipo de memória DDR	Movimentação de meia força	Impulso com força total
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Padrão IO (somente LPDDR)
Selecione uma das seguintes opções:

• LVCMOS18 (Potência mais baixa) para padrão LVCMOS 1.8V IO. Usado em aplicações LPDDR1 típicas.
• Nota LPDDRI: Antes de escolher este padrão, certifique-se de que sua placa suporta este padrão. Você deve usar esta opção ao direcionar as placas M2S-EVAL-KIT ou SF2-STARTER-KIT. Os padrões LPDDRI IO exigem que um resistor IMP_CALIB seja instalado na placa.

Calibração IO (somente LPDDR)
Escolha uma das seguintes opções ao usar o padrão LVCMOS18 IO:

• On
• Desligado (Típico)

A calibração ON e OFF controla opcionalmente o uso de um bloco de calibração IO que calibra os drivers IO para um resistor externo. Quando DESLIGADO, o dispositivo usa um ajuste predefinido do driver IO.
Quando LIGADO, requer que um resistor IMP_CALIB de 150 ohms seja instalado na PCB.
Isso é usado para calibrar o IO de acordo com as características do PCB. Entretanto, quando definido como ON, um resistor precisa ser instalado ou o controlador de memória não será inicializado.
Para obter mais informações, consulte Aplicação de diretrizes de design de placa AC393-SmartFusion2 e IGLOO2
Observação e o Guia do usuário das interfaces DDR de alta velocidade SmartFusion2 SoC FPGA.

Configuração do controlador MDDR

Ao usar o Controlador DDR MSS para acessar uma memória DDR externa, o Controlador DDR deve ser configurado em tempo de execução. Isso é feito gravando dados de configuração em registros de configuração de controlador DDR dedicados. Esses dados de configuração dependem das características da memória DDR externa e da sua aplicação. Esta seção descreve como inserir esses parâmetros de configuração no configurador do controlador MSS DDR e como os dados de configuração são gerenciados como parte da solução geral de inicialização de periféricos.

Registros de controle MSS DDR
O Controlador MSS DDR possui um conjunto de registros que precisam ser configurados em tempo de execução. Os valores de configuração para esses registros representam diferentes parâmetros, como modo DDR, largura PHY, modo burst e ECC. Para obter detalhes completos sobre os registros de configuração do controlador DDR, consulte o Guia do usuário das interfaces DDR de alta velocidade SmartFusion2 SoC FPGA.
Configuração de registros MDDR
Use as guias Memory Initialization (Figura 2-1, Figura 2-2 e Figura 2-3) e Memory Timing (Figura 2-4) para inserir parâmetros que correspondam à sua memória DDR e aplicação. Os valores inseridos nessas guias são automaticamente convertidos nos valores de registro apropriados. Quando você clica em um parâmetro específico, seu registro correspondente é descrito no painel Register Description (parte inferior na Figura 1-1 na página 4).
Inicialização de memória
A guia Memory Initialization permite que você configure a maneira como deseja que suas memórias LPDDR/DDR2/DDR3 sejam inicializadas. O menu e as opções disponíveis na guia Inicialização de memória variam de acordo com o tipo de memória DDR (LPDDR/DDR2/DDR3) que você usa. Consulte a folha de dados da memória DDR ao configurar as opções. Quando você altera ou insere um valor, o painel Descrição do Registro fornece o nome do registro e o valor do registro que é atualizado. Valores inválidos são sinalizados como avisos. A Figura 2-1, Figura 2-2 e Figura 2-3 mostram a guia Inicialização para LPDDR, DDR2 e DDR3, respectivamente.

• Modo de temporização – Selecione o modo de temporização 1T ou 2T. Em 1T (o modo padrão), o controlador DDR pode emitir um novo comando a cada ciclo de clock. No modo de temporização 2T, o controlador DDR mantém o endereço e o barramento de comando válidos por dois ciclos de clock. Isso reduz a eficiência do barramento para um comando a cada dois clocks, mas duplica a quantidade de configuração e tempo de espera.
• Atualização automática de matriz parcial (somente LPDDR). Este recurso serve para economia de energia do LPDDR.
  Selecione uma das seguintes opções para o controlador atualizar a quantidade de memória durante uma atualização automática:
  – Matriz completa: Bancos 0, 1,2 e 3
  – Meia matriz: Bancos 0 e 1
  – Matriz trimestral: Banco 0
  – Um oitavo array: Banco 0 com endereço de linha MSB=0
  – Um décimo sexto array: Banco 0 com endereço de linha MSB e MSB-1 ambos iguais a 0.
  Para todas as outras opções, consulte a folha de dados da memória DDR ao configurar as opções.
  

Tempo de memória
Esta guia permite configurar os parâmetros de tempo de memória. Consulte a folha de dados da sua memória LPDDR/DDR2/DDR3 ao configurar os parâmetros de temporização da memória.
Quando você altera ou insere um valor, o painel Descrição do Registro fornece o nome do registro e o valor do registro que é atualizado. Valores inválidos são sinalizados como avisos.

Importando configuração DDR Files
Além de inserir parâmetros de memória DDR usando as guias Inicialização de memória e Temporização, você pode importar valores de registro DDR de um file. Para fazer isso, clique no botão Importar configuração e navegue até o texto file contendo nomes e valores de registro DDR. A Figura 2-5 mostra a sintaxe da configuração de importação.

Observação: Se você optar por importar valores de registro em vez de inseri-los usando a GUI, deverá especificar todos os valores de registro necessários. Consulte o Guia do usuário das interfaces DDR de alta velocidade SmartFusion2 SoC FPGA para obter detalhes.

Exportando configuração DDR Files
Você também pode exportar os dados de configuração do registro atual para um arquivo de texto file. Esse file conterá valores de registro que você importou (se houver), bem como aqueles que foram calculados a partir dos parâmetros da GUI inseridos nesta caixa de diálogo.
Se quiser desfazer alterações feitas na configuração do registro DDR, você pode fazer isso com Restore Default. Observe que isso exclui todos os dados de configuração do registro e você deve reimportar ou inserir novamente esses dados. Os dados são redefinidos para os valores de redefinição de hardware.
Dados gerados
Clique em OK para gerar a configuração. Com base na sua entrada nas guias Geral, Tempo de Memória e Inicialização de Memória, o Configurador MDDR calcula valores para todos os registros de configuração DDR e exporta esses valores para seu projeto de firmware e simulação fileS. O exportado file a sintaxe é mostrada na Figura 2-6.

Firmware

Ao gerar o SmartDesign, o seguinte files são gerados no Diretório /firmware/drivers_config/sys_config. Esses files são necessários para que o núcleo do firmware CMSIS seja compilado corretamente e contenha informações sobre seu projeto atual, incluindo dados de configuração de periféricos e informações de configuração de relógio para o MSS. Não edite estes files manualmente, pois eles são recriados sempre que seu design raiz é gerado novamente.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – dados de configuração do MDDR.
• Sys_config_fddr_define.h – dados de configuração do FDDR.
•  sys_config_mss_clocks.h – Configuração de relógios MSS

Simulação
Ao gerar o SmartDesign associado ao seu MSS, a seguinte simulação files são gerados no diretório /simulação:

•  test.bfm – BFM de nível superior file que é primeiro “executado” durante qualquer simulação que exercite o processador Cortex-M2 do SmartFusion3 MSS. Ele executa periférico_init.bfm e user.bfm, nessa ordem.
•  periférico_init.bfm – Contém o procedimento BFM que emula a função CMSIS::SystemInit() executada no Cortex-M3 antes de você entrar no procedimento main(). Essencialmente, ele copia os dados de configuração de qualquer periférico usado no projeto para os registros de configuração de periféricos corretos e, em seguida, espera que todos os periféricos estejam prontos antes de afirmar que o usuário pode usar esses periféricos.
• MDDR_init.bfm – Contém comandos de gravação BFM que simulam gravações dos dados do registro de configuração DDR MSS que você inseriu (usando a caixa de diálogo Editar Registros acima) nos registros do Controlador DDR.
• user.bfm – Destinado a comandos do usuário. Você pode simular o caminho de dados adicionando seus próprios comandos BFM neste file. Comandos neste file será “executado” após a conclusão de periférico_init.bfm.

Usando o fileComo acima, o caminho de configuração é simulado automaticamente. Você só precisa editar o user.bfm file para simular o caminho de dados. Não edite test.bfm, periférico_init.bfm ou MDDR_init.bfm fileé como estes files são recriados toda vez que seu design raiz é gerado novamente.

Caminho de configuração MSS DDR
A solução Peripheral Initialization requer que, além de especificar valores de registro de configuração DDR do MSS, você configure o caminho de dados de configuração do APB no MSS (FIC_2). A função SystemInit() grava os dados nos registradores de configuração MDDR por meio da interface FIC_2 APB.
Observação: Se você estiver usando o Integrador de Sistemas, o caminho de configuração será definido e conectado automaticamente.

Para configurar a interface FIC_2:

1. Abra a caixa de diálogo do configurador FIC_2 (Figura 2-7) no configurador MSS.
2. Selecione a opção Inicializar periféricos usando Cortex-M3.
3. Certifique-se de que o MSS DDR esteja marcado, assim como os blocos Fabric DDR/SERDES, se você os estiver usando.
4.  Clique em OK para salvar suas configurações. Isso exporá as portas de configuração FIC_2 (interfaces de barramento Clock, Reset e APB), conforme mostrado na Figura 2-8.
5.  Gere o MSS. As portas FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) agora estão expostas na interface MSS e podem ser conectadas ao CoreConfigP e CoreResetP de acordo com a especificação da solução de inicialização periférica.

Para obter detalhes completos sobre como configurar e conectar os núcleos CoreConfigP e CoreResetP, consulte o Guia do usuário de inicialização periférica.

Descrição da porta

Interface FÍSICA DDR
Tabela 3-1 • Interface DDR PHY

Nome da porta	Direção	Descrição
MDDR_CAS_N	FORA	DRAM CASN
MDDR_CKE	FORA	DRAM CKE
MDDR_CLK	FORA	Relógio, lado P
MDDR_CLK_N	FORA	Relógio, lado N
MDDR_CS_N	FORA	DRAM CSN
MDDR_ODT	FORA	DRAM ODT
MDDR_RAS_N	FORA	DRAM RASN
MDDR_RESET_N	FORA	Redefinição de DRAM para DDR3. Ignore este sinal para interfaces LPDDR e DDR2. Marque-o como não utilizado para interfaces LPDDR e DDR2.
MDDR_WE_N	FORA	DRAM WEN
MDDR_ADDR[15:0]	FORA	Bits de endereço dram
MDDR_BA[2:0]	FORA	Endereço do Banco Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	ENTRADA	DRAM Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	ENTRADA	Dram Data Strobe Entrada/Saída - Lado P
MDDR_DQS_N ([3:0]/[1:0]/[0])	ENTRADA	Dram Data Strobe Entrada/Saída - Lado N
MDDR_DQ ([31:0]/[15:0]/[7:0])	ENTRADA	Entrada/saída de dados DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO no sinal
MDDR_DQS_TMATCH_0_OUT	FORA	Sinal de saída FIFO
MDDR_DQS_TMATCH_1_IN	IN	FIFO no sinal (somente 32 bits)
MDDR_DQS_TMATCH_1_OUT	FORA	Sinal de saída FIFO (somente 32 bits)
MDDR_DM_RDQS_ECC	ENTRADA	Máscara de dados Dram ECC
MDDR_DQS_ECC	ENTRADA	Dram ECC Data Strobe Entrada/Saída – Lado P
MDDR_DQS_ECC_N	ENTRADA	Dram ECC Data Strobe Entrada/Saída - Lado N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	ENTRADA	Entrada/saída de dados DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO no sinal
MDDR_DQS_TMATCH_ECC_OUT	FORA	Sinal de saída ECC FIFO (somente 32 bits)

Observação: As larguras de porta de algumas portas mudam dependendo da seleção da largura PHY. A notação “[a:0]/ [b:0]/[c:0]” é usada para denotar tais portas, onde “[a:0]” refere-se à largura da porta quando uma largura PHY de 32 bits é selecionada , “[b:0]” corresponde a uma largura PHY de 16 bits e “[c:0]” corresponde a uma largura PHY de 8 bits.

Interface de barramento Fabric Master AXI
Tabela 3-2 • Interface de barramento Fabric Master AXI

Nome da porta	Direção	Descrição
DDR_AXI_S_AWREADY	FORA	Escreva o endereço pronto
DDR_AXI_S_WREADY	FORA	Escreva o endereço pronto
DDR_AXI_S_BID[3:0]	FORA	ID da resposta
DDR_AXI_S_BRESP[1:0]	FORA	Escrever resposta
DDR_AXI_S_BVALID	FORA	Escrever resposta válida
DDR_AXI_S_ARREADY	FORA	Ler endereço pronto
DDR_AXI_S_RID[3:0]	FORA	ID de leitura Tag
DDR_AXI_S_RRESP[1:0]	FORA	Ler resposta
DDR_AXI_S_RDATA[63:0]	FORA	Leia os dados
DDR_AXI_S_RLAST	FORA	Read Last Este sinal indica a última transferência em uma sequência de leitura
DDR_AXI_S_RVALID	FORA	Ler endereço válido
DDR_AXI_S_AWID[3:0]	IN	Escrever ID do endereço
DDR_AXI_S_AWADDR[31:0]	IN	Escrever endereço
DDR_AXI_S_AWLEN[3:0]	IN	Comprimento da rajada
DDR_AXI_S_AWSIZE[1:0]	IN	Tamanho da rajada
DDR_AXI_S_AWBURST[1:0]	IN	Tipo de explosão
DDR_AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueio Este sinal fornece informações adicionais sobre as características atômicas da transferência
DDR_AXI_S_AWVALID	IN	Escrever endereço válido
DDR_AXI_S_WID[3:0]	IN	Gravar ID de dados tag
DDR_AXI_S_WDATA[63:0]	IN	Gravar dados
DDR_AXI_S_WSTRB[7:0]	IN	Escreva estroboscópios
DDR_AXI_S_WLAST	IN	Escreva por último
DDR_AXI_S_WVALID	IN	Escreva válido
DDR_AXI_S_BREADY	IN	Escreva pronto
DDR_AXI_S_ARID[3:0]	IN	Ler ID do endereço
DDR_AXI_S_ARADDR[31:0]	IN	Ler endereço
DDR_AXI_S_ARLEN[3:0]	IN	Comprimento da rajada
DDR_AXI_S_ARSIZE[1:0]	IN	Tamanho da rajada
DDR_AXI_S_ARBURST[1:0]	IN	Tipo de explosão
DDR_AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueio
DDR_AXI_S_ARVALID	IN	Ler endereço válido
DDR_AXI_S_RREADY	IN	Ler endereço pronto

Tabela 3-2 • Interface de barramento AXI do Fabric Master (continuação)

Nome da porta	Direção	Descrição
DDR_AXI_S_CORE_RESET_N	IN	Redefinição global do MDDR
DDR_AXI_S_RMW	IN	Indica se todos os bytes de uma pista de 64 bits são válidos para todos os batimentos de uma transferência AXI. 0: Indica que todos os bytes em todas as batidas são válidos no burst e o controlador deve padrão para escrever comandos 1: Indica que alguns bytes são inválidos e o controlador deve usar comandos RMW como padrão Isso é classificado como um sinal de banda lateral do canal de endereço de gravação AXI e é válido com o sinal AWVALID. Usado apenas quando o ECC está habilitado.

Interface de barramento Fabric Master AHB0
Tabela 3-3 • Interface de barramento Fabric Master AHB0

Nome da porta	Direção	Descrição
DDR_AHB0_SHREADYOUT	FORA	Escravo AHBL pronto – Quando alto para uma gravação indica que o MDDR está pronto para aceitar dados e quando alto para uma leitura indica que os dados são válidos
DDR_AHB0_SHRESP	FORA	Status de resposta AHBL – Quando elevado no final de uma transação indica que a transação foi concluída com erros. Quando reduzido no final de uma transação indica que a transação foi concluída com sucesso.
DDR_AHB0_SHRDATA[31:0]	FORA	Dados de leitura AHBL – Ler dados do escravo MDDR para o mestre da malha
DDR_AHB0_SHSEL	IN	Seleção de escravo AHBL – Quando afirmado, o MDDR é o escravo AHBL atualmente selecionado no barramento AHB da estrutura
DDR_AHB0_SHADDR[31:0]	IN	Endereço AHBL – endereço de byte na interface AHBL
DDR_AHB0_SHBURST[2:0]	IN	Comprimento de explosão AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Tamanho da transferência AHBL – Indica o tamanho da transferência atual (somente transações de 8/16/32 bytes)
DDR_AHB0_SHTRANS[1:0]	IN	Tipo de transferência AHBL – Indica o tipo de transferência da transação atual
DDR_AHB0_SHMASTLOCK	IN	Bloqueio AHBL – Quando afirmada, a transferência atual faz parte de uma transação bloqueada
DDR_AHB0_SHWRITE	IN	Gravação AHBL – Quando alto indica que a transação atual é uma gravação. Quando baixo indica que a transação atual é uma leitura
DDR_AHB0_S_HREADY	IN	AHBL pronto – Quando alto, indica que o MDDR está pronto para aceitar uma nova transação
DDR_AHB0_S_HWDATA[31:0]	IN	Dados de gravação AHBL – Grava dados do mestre de malha no MDDR

Interface de barramento Fabric Master AHB1
Tabela 3-4 • Interface de barramento Fabric Master AHB1

Nome da porta	Direção	Descrição
DDR_AHB1_SHREADYOUT	FORA	Escravo AHBL pronto – Quando alto para uma gravação indica que o MDDR está pronto para aceitar dados e quando alto para uma leitura indica que os dados são válidos
DDR_AHB1_SHRESP	FORA	Status de resposta AHBL – Quando elevado no final de uma transação indica que a transação foi concluída com erros. Quando reduzido no final de uma transação indica que a transação foi concluída com sucesso.
DDR_AHB1_SHRDATA[31:0]	FORA	Dados de leitura AHBL – Ler dados do escravo MDDR para o mestre da malha
DDR_AHB1_SHSEL	IN	Seleção de escravo AHBL – Quando afirmado, o MDDR é o escravo AHBL atualmente selecionado no barramento AHB da estrutura
DDR_AHB1_SHADDR[31:0]	IN	Endereço AHBL – endereço de byte na interface AHBL
DDR_AHB1_SHBURST[2:0]	IN	Comprimento de explosão AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Tamanho da transferência AHBL – Indica o tamanho da transferência atual (somente transações de 8/16/32 bytes)
DDR_AHB1_SHTRANS[1:0]	IN	Tipo de transferência AHBL – Indica o tipo de transferência da transação atual
DDR_AHB1_SHMASTLOCK	IN	Bloqueio AHBL – Quando afirmada, a transferência atual faz parte de uma transação bloqueada
DDR_AHB1_SHWRITE	IN	Gravação AHBL – Quando alto indica que a transação atual é uma gravação. Quando baixo indica que a transação atual é uma leitura.
DDR_AHB1_SHREADY	IN	AHBL pronto – Quando alto, indica que o MDDR está pronto para aceitar uma nova transação
DDR_AHB1_SHWDATA[31:0]	IN	Dados de gravação AHBL – Grava dados do mestre de malha no MDDR

Interface de barramento AXI do modo de controlador de memória suave
Tabela 3-5 • Interface de barramento AXI do modo controlador de memória soft

Nome da porta	Direção	Descrição
SMC_AXI_M_WLAST	FORA	Escreva por último
SMC_AXI_M_WVALID	FORA	Escreva válido
SMC_AXI_M_AWLEN[3:0]	FORA	Comprimento da rajada
SMC_AXI_M_AWBURST[1:0]	FORA	Tipo de explosão
SMC_AXI_M_BREADY	FORA	Resposta pronta
SMC_AXI_M_AWVALID	FORA	Escrever endereço válido
SMC_AXI_M_AWID[3:0]	FORA	Escrever ID do endereço
SMC_AXI_M_WDATA[63:0]	FORA	Escrever dados
SMC_AXI_M_ARVALID	FORA	Ler endereço válido
SMC_AXI_M_WID[3:0]	FORA	Gravar ID de dados tag
SMC_AXI_M_WSTRB[7:0]	FORA	Escreva estroboscópios
SMC_AXI_M_ARID[3:0]	FORA	Ler ID do endereço
SMC_AXI_M_ARADDR[31:0]	FORA	Ler endereço
SMC_AXI_M_ARLEN[3:0]	FORA	Comprimento da rajada
SMC_AXI_M_ARSIZE[1:0]	FORA	Tamanho da rajada
SMC_AXI_M_ARBURST[1:0]	FORA	Tipo de explosão
SMC_AXI_M_AWADDR[31:0]	FORA	Escrever endereço
SMC_AXI_M_RREADY	FORA	Ler endereço pronto
SMC_AXI_M_AWSIZE[1:0]	FORA	Tamanho da rajada
SMC_AXI_M_AWLOCK[1:0]	FORA	Tipo de bloqueio Este sinal fornece informações adicionais sobre as características atômicas da transferência
SMC_AXI_M_ARLOCK[1:0]	FORA	Tipo de bloqueio
SMC_AXI_M_BID[3:0]	IN	ID da resposta
SMC_AXI_M_RID[3:0]	IN	ID de leitura Tag
SMC_AXI_M_RRESP[1:0]	IN	Ler resposta
SMC_AXI_M_BRESP[1:0]	IN	Escrever resposta
SMC_AXI_M_AWREADY	IN	Escreva o endereço pronto
SMC_AXI_M_RDATA[63:0]	IN	Ler dados
SMC_AXI_M_WREADY	IN	Escreva pronto
SMC_AXI_M_BVALID	IN	Escrever resposta válida
SMC_AXI_M_ARREADY	IN	Ler endereço pronto
SMC_AXI_M_RLAST	IN	Read Last Este sinal indica a última transferência em uma sequência de leitura
SMC_AXI_M_RVALID	IN	Leitura válida

Interface de barramento AHB0 do modo de controlador de memória suave
Tabela 3-6 • Interface de barramento AHB0 do modo controlador de memória virtual

Nome da porta	Direção	Descrição
SMC_AHB_M_HBURST[1:0]	FORA	Comprimento de explosão AHBL
SMC_AHB_M_HTRANS[1:0]	FORA	Tipo de transferência AHBL – Indica o tipo de transferência da transação atual.
SMC_AHB_M_HMASTLOCK	FORA	Bloqueio AHBL – Quando afirmada, a transferência atual faz parte de uma transação bloqueada
SMC_AHB_M_HWRITE	FORA	Gravação AHBL — Quando alto indica que a transação atual é uma gravação. Quando baixo indica que a transação atual é uma leitura
SMC_AHB_M_HSIZE[1:0]	FORA	Tamanho da transferência AHBL – Indica o tamanho da transferência atual (somente transações de 8/16/32 bytes)
SMC_AHB_M_HWDATA[31:0]	FORA	Gravação de dados AHBL – Grava dados do mestre MSS no controlador de memória flexível da fabric
SMC_AHB_M_HADDR[31:0]	FORA	Endereço AHBL – endereço de byte na interface AHBL
SMC_AHB_M_HRESP	IN	Status de resposta AHBL – Quando elevado no final de uma transação indica que a transação foi concluída com erros. Quando reduzido no final de uma transação indica que a transação foi concluída com sucesso
SMC_AHB_M_HRDATA[31:0]	IN	Dados de leitura AHBL – Ler dados do controlador de memória suave da estrutura para o mestre MSS
SMC_AHB_M_HREADY	IN	AHBL pronto – Alto indica que o barramento AHBL está pronto para aceitar uma nova transação

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Sobre a Microsemi
A Microsemi Corporation (Nasdaq: MSCC) oferece um portfólio abrangente de soluções de semicondutores e sistemas para os mercados de comunicações, defesa e segurança, aeroespacial e industrial. Os produtos incluem circuitos integrados analógicos de sinais mistos de alto desempenho e resistentes à radiação, FPGAs, SoCs e ASICs; produtos de gerenciamento de energia; dispositivos de cronometragem e sincronização e soluções de tempo precisas, estabelecendo o padrão mundial de tempo; dispositivos de processamento de voz; Soluções de RF; componentes discretos; Soluções empresariais de armazenamento e comunicação, tecnologias de segurança e anti-t escalonáveisampoutros produtos; Soluções Ethernet; ICs e midspans Power-over-Ethernet; bem como recursos e serviços de design personalizado. A Microsemi está sediada em Aliso Viejo, Califórnia, e possui aproximadamente 4,800 funcionários em todo o mundo. Saiba mais em www.microsemi.com.
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Documentos / Recursos

Configuração do controlador Microsemi SmartFusion2 MSS DDR [pdf] Guia do Usuário Configuração do controlador SmartFusion2 MSS DDR, SmartFusion2 MSS, configuração do controlador DDR, configuração do controlador

Referências

• Manual do usuário