F-Tile DisplayPort FPGA IP dizains Example
Lietotāja rokasgrāmata

F-Tile DisplayPort FPGA IP dizains Example

Atjaunināts Intel® Quartus® Prime Design Suite: 22.2 IP versija: 21.0.1

DisplayPort Intel FPGA IP dizains Example Īsā sākuma rokasgrāmata

DisplayPort Intel® F-tile ierīcēm ir simulējošs testēšanas stends un aparatūras dizains, kas atbalsta kompilāciju un aparatūras testēšanu FPGA IP dizains, piemēram,ampmazāk par Intel Agilex™
DisplayPort Intel FPGA IP piedāvā šādu dizainu, piemampmazāk:

• DisplayPort SST paralēlā cilpa bez pikseļu pulksteņa atkopšanas (PCR) moduļa
• DisplayPort SST paralēlā cilpa ar AXIS video interfeisu

Kad jūs ģenerējat dizainu, piemēram,ample, parametru redaktors automātiski izveido fileir nepieciešams, lai modelētu, apkopotu un pārbaudītu dizainu aparatūrā.
1. attēls. Izstrāde StagesSaistītā informācija

• DisplayPort Intel FPGA IP lietotāja rokasgrāmata
• Notiek migrēšana uz Intel Quartus Prime Pro Edition

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
*Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
ISO 9001: 2015 reģistrēts
1.1. Direktoriju struktūra
2. attēls. Direktorija struktūra

1. tabula. Dizains Piemample Komponenti

Mapes	Files
rtl/core	dp_core.ip
	dp_rx. ip
	dp_tx. ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX veidošanas bloks)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX veidošanas bloks)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Aparatūras un programmatūras prasības
Intel izmanto šādu aparatūru un programmatūru, lai pārbaudītu dizainu, piemēramample:
Aparatūra

• Intel Agilex I sērijas izstrādes komplekts
• DisplayPort avota GPU
• DisplayPort izlietne (monitors)
• Bitec DisplayPort FMC meitas karte Revision 8C
• DisplayPort kabeļi

Programmatūra

• Intel Quartus® Prime
• Kopsavilkums* VCS simulators

1.3. Dizaina ģenerēšana
Izmantojiet DisplayPort Intel FPGA IP parametru redaktoru Intel Quartus Prime programmatūrā, lai ģenerētu dizainu, piemēramample.
3. attēls. Dizaina plūsmas ģenerēšana

1.  Atlasiet Rīki ➤ IP katalogs un kā mērķa ierīču saimi atlasiet Intel Agilex F-tile.
   Piezīme: Dizains example atbalsta tikai Intel Agilex F-tile ierīces.
2. IP katalogā atrodiet un veiciet dubultklikšķi uz DisplayPort Intel FPGA IP. Parādās logs New IP Variation.
3. Norādiet sava pielāgotā IP varianta augstākā līmeņa nosaukumu. Parametru redaktors saglabā IP variantu iestatījumus a file nosaukts .ip.
4. Laukā Ierīce atlasiet Intel Agilex F-tile ierīci vai saglabājiet noklusējuma Intel Quartus Prime programmatūras ierīces atlasi.
5. Noklikšķiniet uz Labi. Parādās parametru redaktors.
6. Konfigurējiet vēlamos parametrus gan TX, gan RX.
7. Saskaņā ar Design Exampcilnē atlasiet DisplayPort SST Parallel Loopback Bez PCR.
8. Atlasiet Simulācija, lai ģenerētu testa stendu, un atlasiet Sintēze, lai ģenerētu aparatūras dizainu, piemēram,ample. Lai ģenerētu dizainu, ir jāatlasa vismaz viena no šīm opcijāmample files. Ja atlasāt abus, ģenerēšanas laiks kļūst ilgāks.
9. Mērķa izstrādes komplektam atlasiet Intel Agilex I-Series SOC izstrādes komplektu. Tādējādi 4. darbībā atlasītā mērķa ierīce tiek mainīta, lai tā atbilstu izstrādes komplektā esošajai ierīcei. Intel Agilex I-Series SOC izstrādes komplektam noklusējuma ierīce ir AGIB027R31B1E2VR0.
10. Noklikšķiniet uz Ģenerēt Example dizains.

1.4. Dizaina simulēšana
DisplayPort Intel FPGA IP dizains, piemample testbench simulē seriālās cilpas dizainu no TX instances uz RX gadījumu. Iekšējais video raksta ģeneratora modulis darbina DisplayPort TX gadījumu, un RX instances video izvade tiek savienota ar CRC pārbaudītājiem testēšanas stendā.
4. attēls. Dizaina simulācijas plūsma

1. Dodieties uz Synopsys simulatora mapi un atlasiet VCS.
2. Palaidiet simulācijas skriptu.
   Avots vcs_sim.sh
3. Skripts izpilda Quartus TLG, apkopo un palaiž simulatora testbend.
4. Analizējiet rezultātu.
   Veiksmīga simulācija beidzas ar Source un Sink SRC salīdzinājumu.

1.5. Dizaina sastādīšana un testēšana
5. attēls. Dizaina sastādīšana un simulācijaLai apkopotu un palaistu demonstrācijas testu aparatūrai, piemēram,ampdizains, veiciet šīs darbības:

1. Nodrošiniet aparatūru, piemampdizaina paaudze ir pabeigta.
2. Palaidiet programmatūru Intel Quartus Prime Pro Edition un atveriet / quartus/agi_dp_demo.qpf.
3. Noklikšķiniet uz Apstrāde ➤ Sākt kompilāciju.
4. Pēc veiksmīgas kompilācijas programmatūra Intel Quartus Prime Pro Edition ģenerē .sof file jūsu norādītajā direktorijā.
5. Pievienojiet Bitec meitas kartes DisplayPort RX savienotāju ārējam DisplayPort avotam, piemēram, datora grafikas kartei.
6. Savienojiet Bitec meitas kartes DisplayPort TX savienotāju ar DisplayPort izlietnes ierīci, piemēram, video analizatoru vai datora monitoru.
7.  Pārliecinieties, vai visi izstrādes paneļa slēdži ir noklusējuma pozīcijā.
8. Konfigurējiet atlasīto Intel Agilex F-Tile ierīci izstrādes platē, izmantojot ģenerēto .sof file (Rīki ➤ Programmētājs ).
9. DisplayPort izlietnes ierīce parāda video, kas ģenerēts no video avota.

Saistītā informācija
Intel Agilex I-Series FPGA izstrādes komplekta lietotāja rokasgrāmata/
1.5.1. Atjaunojošs ELF File
Pēc noklusējuma ELF file tiek ģenerēts, kad ģenerējat dinamisko dizainu, piemēram,ample.
Tomēr dažos gadījumos ELF ir jāatjauno file ja modificējat programmatūru file vai atjaunojiet failu dp_core.qsys file. Atjauno dp_core.qsys file atjaunina failu .sopcinfo file, kas prasa atjaunot ELF file.

1. Iet uz /software un rediģējiet kodu, ja nepieciešams.
2. Iet uz /script un izpildiet šādu veidošanas skriptu: avots build_sw.sh
   • Operētājsistēmā Windows meklējiet un atveriet Nios II Command Shell. Nios II Command Shell atveriet uz /script un izpildiet avotu build_sw.sh.
   Piezīme: Lai izpildītu būvēšanas skriptu operētājsistēmā Windows 10, jūsu sistēmai ir nepieciešamas Windows apakšsistēmas operētājsistēmai Linux (WSL). Papildinformāciju par WSL instalēšanas darbībām skatiet Nios II programmatūras izstrādātāja rokasgrāmatā.
   • Operētājsistēmā Linux palaidiet platformas noformētāju un atveriet Tools ➤ Nios II Command Shell. Nios II Command Shell atveriet uz /script un izpildiet avotu build_sw.sh.
3. Pārliecinieties, ka .elfs file tiek ģenerēts /software/ dp_demo.
4. Lejupielādējiet ģenerēto .elf file FPGA, nepārkompilējot .sof file palaižot šādu skriptu: nios2-download /software/dp_demo/*.elf
5. Nospiediet atiestatīšanas pogu uz FPGA plates, lai jaunā programmatūra stātos spēkā.

1.6. DisplayPort Intel FPGA IP dizains Example Parametri
2. tabula. DisplayPort Intel FPGA IP dizains Example QSF ierobežojums Intel Agilex Ftile ierīcei

QSF ierobežojums	Apraksts
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	Sākot ar Quartus 22.2, šis QSF ierobežojums ir nepieciešams, lai iespējotu DisplayPort pielāgoto SRC (Soft Reset Controller) plūsmu

3. tabula. DisplayPort Intel FPGA IP dizains Example Parametri Intel Agilex F-tile Device

Parametrs	Vērtība	Apraksts
Pieejamais dizains Example
Izvēlieties Dizains	• Nav •DisplayPort SST Parallel Loopback bez PCR •DisplayPort SST Parallel Loopback ar AXIS video interfeisu	Izvēlieties dizainu, piemample jāģenerē. •Nav: nav dizaina, piemēramample ir pieejams pašreizējā parametra izvēlei. •DisplayPort SST Parallel Loopback bez PCR: šis dizains, piemample demonstrē paralēlu cilpu atpakaļ no DisplayPort izlietnes uz DisplayPort avotu bez pikseļu pulksteņa atkopšanas (PCR) moduļa, kad ieslēdzat parametru Enable Video Input Image Port. •DisplayPort SST Parallel Loopback ar AXIS video interfeisu: šis dizains piemample demonstrē paralēlu cilpu atpakaļ no DisplayPort izlietnes uz DisplayPort avotu ar AXIS Video saskarni, ja opcija Enable Active Video Data Protocols ir iestatīta uz AXIS-VVP Full.
Dizains Piemample Files
Simulācija	Ieslēgts Izslēgts	Ieslēdziet šo opciju, lai ģenerētu nepieciešamo files simulācijas testa stendam.
Sintēze	Ieslēgts Izslēgts	Ieslēdziet šo opciju, lai ģenerētu nepieciešamo files Intel Quartus Prime kompilācijai un aparatūras projektēšanai.
Ģenerēts HDL formāts
Ģenerēt File Formāts	Verilog, VHDL	Atlasiet vēlamo HDL formātu ģenerētajam dizainam, piemēram,ample filekomplekts. Piezīme. Šī opcija nosaka tikai ģenerētā augstākā līmeņa IP formātu files. Visas pārējās files (piemēram, piemample testbenches un augstākais līmenis files aparatūras demonstrācijai) ir Verilog HDL formātā.
Mērķa izstrādes komplekts
Izvēlieties dēli	• Nav izstrādes komplekta •Intel Agilex I-Series Attīstības komplekts	Izvēlieties dēli mērķa dizainam, piemēramample.

Parametrs	Vērtība	Apraksts
		• Nav izstrādes komplekta: šī opcija izslēdz visus dizaina aparatūras aspektus, piemēram,ample. P kodols iestata visus tapu piešķiršanu virtuālajiem tapām. •Intel Agilex I-Series FPGA izstrādes komplekts: šī opcija automātiski atlasa projekta mērķa ierīci, lai tā atbilstu ierīcei šajā izstrādes komplektā. Varat mainīt mērķa ierīci, izmantojot parametru Mainīt mērķa ierīci, ja jūsu plates versijai ir cits ierīces variants. IP kodols iestata visus tapu piešķiršanu atbilstoši izstrādes komplektam. Piezīme: sākotnējais dizains, piemample nav funkcionāli verificēta aparatūrai šajā Quartus laidienā. • Pielāgots izstrādes komplekts: šī opcija ļauj dizaina piemampjātestē trešās puses izstrādes komplektā ar Intel FPGA. Jums, iespējams, būs pašam jāiestata piespraudes.
Mērķa ierīce
Mainiet mērķa ierīci	Ieslēgts Izslēgts	Ieslēdziet šo opciju un izvēlieties izstrādes komplektam vēlamo ierīces variantu.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP dizains, piemamples demonstrē paralēlu cilpu atpakaļ no DisplayPort RX instances uz DisplayPort TX gadījumu bez pikseļu pulksteņa atkopšanas (PCR) moduļa.
4. tabula. DisplayPort Intel FPGA IP dizains Example Intel Agilex F-tile Device

Dizains Piemample	Apzīmējums	Datu pārraides ātrums	Kanāla režīms	Atpakaļcilpas veids
DisplayPort SST paralēlā cilpa bez PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Vienkāršs	Paralēli bez PCR
DisplayPort SST paralēlā cilpa ar AXIS video interfeisu	DisplayPort SST	RBR, HRB, HRB2, HBR3	Vienkāršs	Paralēli ar AXIS video interfeisu

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback dizains Funkcijas
SST paralēlās cilpas dizains, piemamples demonstrē vienas video straumes pārraidi no DisplayPort izlietnes uz DisplayPort avotu.
Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
ISO 9001: 2015 reģistrēts
6. attēls. Intel Agilex F-tile DisplayPort SST Parallel Loopback bez PCR

• Šajā variantā ir ieslēgts DisplayPort avota parametrs TX_SUPPORT_IM_ENABLE un tiek izmantots video attēla interfeiss.
• DisplayPort izlietne saņem video un/vai audio straumēšanu no ārēja video avota, piemēram, GPU, un dekodē to paralēlā video saskarnē.
• DisplayPort izlietnes video izvade tieši vada DisplayPort avota video interfeisu un kodē uz DisplayPort galveno saiti pirms pārraides uz monitoru.
• IOPLL darbina gan DisplayPort izlietni, gan avota video pulksteņus ar fiksētu frekvenci.
• Ja DisplayPort izlietne un avota parametrs MAX_LINK_RATE ir konfigurēts uz HBR3 un PIXELS_PER_CLOCK ir konfigurēts uz Quad, video pulkstenis darbojas ar 300 MHz, lai atbalstītu 8Kp30 pikseļu ātrumu (1188/4 = 297 MHz).

7. attēls. Intel Agilex F-tile DisplayPort SST Parallel Loopback ar AXIS video Interfeiss

• Šajā variantā DisplayPort avota un izlietnes parametram sadaļā IESPĒJOT AKTĪVO VIDEO DATU PROTOKOLU atlasiet AXIS-VVP FULL, lai iespējotu Axis Video Data Interface.
• DisplayPort izlietne saņem video un/vai audio straumēšanu no ārēja video avota, piemēram, GPU, un dekodē to paralēlā video saskarnē.
• DisplayPort izlietne pārveido video datu straumi ass video datos un vada DisplayPort avota ass video datu interfeisu, izmantojot VVP video kadru buferi. DisplayPort Source konvertē ass video datus par DisplayPort galveno saiti pirms pārsūtīšanas uz monitoru.
• Šajā dizaina variantā ir trīs galvenie video pulksteņi, proti, rx/tx_axi4s_clk, rx_vid_clk un tx_vid_clk. axi4s_clk darbojas ar 300 MHz abiem AXIS moduļiem programmā Source un Sink. rx_vid_clk vada DP Sink Video konveijeru ar 300 MHz (lai atbalstītu jebkuru izšķirtspēju līdz 8Kp30 4PIP), savukārt tx_vid_clk vada DP avota video konveijeru faktiskajā pikseļu pulksteņa frekvencē (dalīts ar PIP).
• Šis dizaina variants automātiski konfigurē tx_vid_clk frekvenci, izmantojot I2C programmēšanu, lai iebūvētu SI5391B OSC, kad dizains nosaka izšķirtspējas slēdzi.
• Šis dizaina variants demonstrē tikai noteiktu DisplayPort programmatūrā iepriekš definētu izšķirtspēju, proti:
  — 720p60, RGB
  — 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Pulksteņu shēma
Pulksteņa shēma ilustrē pulksteņa domēnus DisplayPort Intel FPGA IP dizainā, piemēramample.
8. attēls. Intel Agilex F-tile DisplayPort raiduztvērēja pulksteņa shēma5. tabula. Pulksteņa shēmas signāli

Pulkstenis diagrammā	Apraksts
SysPLL refclk	F-tile Sistēmas PLL atsauces pulkstenis, kas var būt jebkura pulksteņa frekvence, kas ir dalāma ar sistēmas PLL šai izejas frekvencei. Šajā dizainā example, system_pll_clk_link un rx/tx refclk_link koplieto vienu un to pašu 150 MHz SysPLL refclk.

Pulkstenis diagrammā	Apraksts
	Tam ir jābūt brīvi strādājošam pulkstenim, kas ir savienots no speciāla raiduztvērēja atsauces pulksteņa tapas ar Reference un System PLL Clocks IP ievades pulksteņa portu, pirms atbilstošā izvades porta pievienošanas DisplayPort Phy Top. Piezīme: šim dizainam, piemample, konfigurējiet Clock Controller GUI Si5391A OUT6 līdz 150 MHz.
sistēma pll clk saite	Minimālā sistēmas PLL izejas frekvence, lai atbalstītu visu DisplayPort ātrumu, ir 320 MHz. Šis dizains, piemample izmanto 900 MHz (augstāko) izejas frekvenci, lai SysPLL refclk varētu koplietot ar rx/tx refclk_link, kas ir 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR un Tx PLL Link refclk, kas fiksēts uz 150 MHz, lai atbalstītu visu DisplayPort datu pārraides ātrumu.
rx_ls_clkout / tx_ls_clkout	DisplayPort saites ātrums Pulkstenis līdz pulkstenim DisplayPort IP kodols. Frekvence, kas līdzvērtīga datu pārraides ātrumam, dalīta ar paralēlo datu platumu. Example: Frekvence = datu pārraides ātrums / datu platums = 8.1 G (HBR3) / 40 biti = 202.5 MHz

2.3. Simulācijas testa stends
Simulācijas testa stends simulē DisplayPort TX seriālo cilpu atpakaļ uz RX.
9. attēls. DisplayPort Intel FPGA IP vienkāršā režīma simulācijas testa stenda blokshēma6. tabula. Pārbaudes stenda sastāvdaļas

Komponents	Apraksts
Video modeļu ģenerators	Šis ģenerators veido krāsu joslu modeļus, kurus varat konfigurēt. Varat parametrēt video formāta laiku.
Testbench kontrole	Šis bloks kontrolē simulācijas testa secību un ģenerē nepieciešamos stimulēšanas signālus TX kodolam. Pārbaudes stenda vadības bloks arī nolasa CRC vērtību gan no avota, gan no izlietnes, lai veiktu salīdzinājumus.
RX Link ātruma pulksteņa frekvences pārbaudītājs	Šis pārbaudītājs pārbauda, ​​vai RX raiduztvērēja atgūtā pulksteņa frekvence atbilst vēlamajam datu pārraides ātrumam.
TX saites ātruma pulksteņa frekvences pārbaudītājs	Šis pārbaudītājs pārbauda, ​​vai TX raiduztvērēja atgūtā pulksteņa frekvence atbilst vēlamajam datu pārraides ātrumam.

Simulācijas testa stends veic šādas pārbaudes:
7. tabula. Pārbaudes stenda pārbaudes

Pārbaudes kritēriji	Verifikācija
• Saites apmācība ar datu pārraides ātrumu HBR3 • Izlasiet DPCD reģistrus, lai pārbaudītu, vai DP statuss iestata un mēra gan TX, gan RX saites ātruma frekvenci.	Integrē frekvences pārbaudītāju, lai izmērītu saites ātrumu pulksteņa frekvences izvade no TX un RX raiduztvērēja.
• Palaist video modeli no TX uz RX. • Pārbaudiet CRC gan avotam, gan izlietnei, lai pārbaudītu, vai tie atbilst	• Savieno video raksta ģeneratoru ar DisplayPort avotu, lai ģenerētu video modeli. • Pēc tam testa stenda vadība nolasa gan avota, gan izlietnes CRC no DPTX un DPRX reģistriem un salīdzina, lai nodrošinātu, ka abas CRC vērtības ir identiskas. Piezīme. Lai nodrošinātu CRC aprēķināšanu, ir jāiespējo atbalsta CTS testa automatizācijas parametrs.

Dokumentu pārskatīšanas vēsture F-Tile DisplayPort Intel FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2022.09.02	22.	20.0.1	•Mainīts dokumenta nosaukums no DisplayPort Intel Agilex F-Tile FPGA IP Design Example lietotāja rokasgrāmata F-Tile DisplayPort Intel FPGA IP Design Example Lietotāja rokasgrāmata. •Iespējots AXIS Video Design Example variants. • Noņemts Static Rate dizains un aizstāts ar Multi Rate Design Example. •Noņemta piezīme no DisplayPort Intel FPGA IP Design Example Īsā lietošanas pamācība, kurā teikts, ka Intel Quartus Prime 21.4 programmatūras versija atbalsta tikai Preliminary Design Examples. • Datorijas struktūras attēls ir aizstāts ar pareizo skaitli. •Pievienota sadaļa ELF atjaunošana File sadaļā Dizaina sastādīšana un testēšana. • Atjaunināta sadaļa Aparatūras un programmatūras prasības, lai iekļautu papildu aparatūru prasībām.
2021.12.13	21.	20.0.0	Sākotnējā izlaišana.

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
*Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
ISO 9001: 2015 reģistrēts

Tiešsaistes versija
Sūtīt atsauksmes
UG-20347
ID: 709308
Versija: 2022.09.02

Dokumenti / Resursi

intel F-Tile DisplayPort FPGA IP dizains Example [pdfLietotāja rokasgrāmata F-Tile DisplayPort FPGA IP dizains Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Atsauces

• Lietotāja rokasgrāmata