SmartFusion2 MSS
Konfigurasi Pengontrol DDR
Libero SoC v11.6 dan lebih baru
Perkenalan
MSS SmartFusion2 memiliki pengontrol DDR tertanam. Pengontrol DDR ini dimaksudkan untuk mengontrol memori DDR off-chip. Pengontrol MDDR dapat diakses dari MSS dan juga dari fabric FPGA. Selain itu, pengontrol DDR juga dapat dilewati, menyediakan antarmuka tambahan ke fabric FPGA (Soft Controller Mode (SMC)).
Untuk mengkonfigurasi pengontrol MSS DDR sepenuhnya, Anda harus:
- Pilih jalur data menggunakan Konfigurator MDDR.
- Tetapkan nilai register untuk register pengontrol DDR.
- Pilih frekuensi jam memori DDR dan rasio fabric FPGA terhadap jam MDDR (jika diperlukan) menggunakan MSS CCC Configurator.
- Hubungkan antarmuka konfigurasi APB pengontrol seperti yang ditentukan oleh solusi Inisialisasi Periferal. Untuk sirkuit Inisialisasi MDDR yang dibuat oleh System Builder, lihat “Jalur Konfigurasi MSS DDR” di halaman 13 dan Gambar 2-7.
Anda juga dapat membangun sirkuit inisialisasi Anda sendiri menggunakan Inisialisasi Periferal mandiri (bukan oleh Pembangun Sistem). Lihat Panduan Pengguna Inisialisasi Periferal Mandiri SmartFusion2.
Konfigurasi MDDR
Konfigurator MDDR digunakan untuk mengonfigurasi jalur data keseluruhan dan Parameter Memori DDR eksternal untuk pengontrol MSS DDR.
Tab Umum mengatur pengaturan Memori dan Antarmuka Fabric Anda (Gambar 1-1).
Pengaturan Memori
Masukkan Waktu Penyelesaian Memori DDR. Ini adalah waktu yang diperlukan memori DDR untuk menginisialisasi. Nilai defaultnya adalah 200 us. Lihat Lembar Data Memori DDR Anda untuk mengetahui nilai yang benar untuk dimasukkan.
Gunakan Pengaturan Memori untuk mengonfigurasi opsi memori Anda di MDDR.
- Jenis Memori – LPDDR, DDR2, atau DDR3
- Lebar Data – 32-bit, 16-bit atau 8-bit
- SECDED Mengaktifkan ECC – AKTIF atau MATI
- Skema Arbitrase – Tipe-0, Tipe -1, Tipe-2, Tipe-3
- ID Prioritas Tertinggi – Nilai yang valid adalah dari 0 hingga 15
- Lebar Alamat (bit) – Lihat Lembar Data Memori DDR Anda untuk mengetahui jumlah bit alamat baris, bank, dan kolom untuk memori LPDDR/DDR2/DDR3 yang Anda gunakan. pilih menu tarik-turun untuk memilih nilai yang benar untuk baris/bank/kolom sesuai lembar data memori LPDDR/DDR2/DDR3.
Catatan: Nomor dalam daftar pull-down mengacu pada jumlah bit Alamat, bukan jumlah absolut baris/bank/kolom. Misalnyaample, jika memori DDR Anda memiliki 4 bank, pilih 2 (2 ²=4) untuk bank. Jika memori DDR Anda memiliki 8 bank, pilih 3 (2³ =8) untuk bank.
Pengaturan Antarmuka Kain
Secara default, prosesor keras Cortex-M3 diatur untuk mengakses Kontroler DDR. Anda juga dapat mengizinkan Master fabric mengakses Kontroler DDR dengan mengaktifkan kotak centang Pengaturan Antarmuka Fabric. Dalam hal ini, Anda dapat memilih salah satu opsi berikut:
- Gunakan Antarmuka AXI – Master fabric mengakses Pengontrol DDR melalui antarmuka AXI 64-bit.
- Gunakan Antarmuka AHBLite Tunggal – Master fabric mengakses Pengontrol DDR melalui antarmuka AHB 32-bit tunggal.
- Gunakan dua Antarmuka AHBLite – Dua Master fabric mengakses Kontroler DDR menggunakan dua antarmuka AHB 32-bit.
Konfigurasi view (Gambar 1-1) diperbarui sesuai dengan pilihan Antarmuka Fabric Anda.
Kekuatan Drive I/O (hanya DDR2 dan DDR3)
Pilih salah satu dari kekuatan drive berikut untuk DDR I/Os Anda:
- Kekuatan Setengah Penggerak
- Kekuatan Penggerak Penuh
Libero SoC menetapkan Standar DDR I/O untuk sistem MDDR Anda berdasarkan jenis Memori DDR dan Kekuatan Drive I/O Anda (seperti yang ditunjukkan pada Tabel 1-1).
Tabel 1-1 • Kekuatan Drive I/O dan Tipe Memori DDR
| Tipe Memori DDR | Penggerak Setengah Kekuatan | Penggerak Kekuatan Penuh |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Standar IO (hanya LPDDR)
Pilih salah satu opsi berikut:
- LVCMOS18 (Daya Terendah) untuk standar LVCMOS 1.8V IO. Digunakan dalam aplikasi LPDDR1 biasa.
- LPDDRI Catatan: Sebelum Anda memilih standar ini, pastikan board Anda mendukung standar ini. Anda harus menggunakan opsi ini saat menargetkan papan M2S-EVAL-KIT atau SF2-STARTER-KIT. Standar LPDDRI IO mengharuskan resistor IMP_CALIB dipasang di papan.
Kalibrasi IO (hanya LPDDR)
Pilih salah satu opsi berikut saat menggunakan standar LVCMOS18 IO:
- On
- Mati (Khas)
Kalibrasi ON dan OFF secara opsional mengontrol penggunaan blok kalibrasi IO yang mengkalibrasi driver IO ke resistor eksternal. Saat MATI, perangkat menggunakan penyesuaian driver IO yang telah ditetapkan sebelumnya.
Saat ON, ini memerlukan resistor IMP_CALIB 150 ohm untuk dipasang pada PCB.
Ini digunakan untuk mengkalibrasi IO ke karakteristik PCB. Namun, ketika diatur ke ON, resistor perlu dipasang atau pengontrol memori tidak akan menginisialisasi.
Untuk informasi lebih lanjut, lihat Aplikasi Pedoman Desain Papan AC393-SmartFusion2 dan IGLOO2
Catatan dan Panduan Pengguna Antarmuka DDR Kecepatan Tinggi SoC FPGA SmartFusion2.
Konfigurasi Pengontrol MDDR
Saat Anda menggunakan Pengontrol DDR MSS untuk mengakses Memori DDR eksternal, Pengontrol DDR harus dikonfigurasi pada waktu proses. Hal ini dilakukan dengan menulis data konfigurasi ke register konfigurasi pengontrol DDR khusus. Data konfigurasi ini bergantung pada karakteristik memori DDR eksternal dan aplikasi Anda. Bagian ini menjelaskan cara memasukkan parameter konfigurasi ini di konfigurator pengontrol MSS DDR dan bagaimana data konfigurasi dikelola sebagai bagian dari solusi Inisialisasi Periferal secara keseluruhan.
Register Kontrol MSS DDR
Pengontrol MSS DDR memiliki sekumpulan register yang perlu dikonfigurasi saat runtime. Nilai konfigurasi untuk register ini mewakili parameter yang berbeda, seperti mode DDR, lebar PHY, mode burst, dan ECC. Untuk detail selengkapnya tentang register konfigurasi pengontrol DDR, lihat Panduan Pengguna Antarmuka DDR Kecepatan Tinggi SmartFusion2 SoC FPGA.
Konfigurasi Register MDDR
Gunakan tab Memory Initialization (Gambar 2-1, Gambar 2-2, dan Gambar 2-3) dan Memory Timing (Gambar 2-4) untuk memasukkan parameter yang sesuai dengan Memori DDR dan aplikasi Anda. Nilai yang Anda masukkan di tab ini secara otomatis diterjemahkan ke nilai register yang sesuai. Saat Anda mengklik parameter tertentu, register terkait dijelaskan di panel Deskripsi Register (bagian bawah pada Gambar 1-1 di halaman 4).
Inisialisasi Memori
Tab Inisialisasi Memori memungkinkan Anda mengonfigurasi cara yang Anda inginkan untuk menginisialisasi memori LPDDR/DDR2/DDR3. Menu dan opsi yang tersedia di tab Inisialisasi Memori bervariasi menurut jenis memori DDR (LPDDR/DDR2/DDR3) yang Anda gunakan. Lihat Lembar Data Memori DDR Anda saat Anda mengonfigurasi opsi. Saat Anda mengubah atau memasukkan nilai, panel Deskripsi Daftar memberi Anda nama register dan nilai register yang diperbarui. Nilai yang tidak valid ditandai sebagai peringatan. Gambar 2-1, Gambar 2-2, dan Gambar 2-3 menunjukkan tab Inisialisasi untuk LPDDR, DDR2 dan DDR3.
- Mode Waktu – Pilih mode Waktu 1T atau 2T. Dalam 1T (mode default), pengontrol DDR dapat mengeluarkan perintah baru pada setiap siklus clock. Dalam mode pengaturan waktu 2T, pengontrol DDR menjaga bus alamat dan perintah tetap valid selama dua siklus clock. Hal ini mengurangi efisiensi bus menjadi satu perintah per dua jam, namun menggandakan jumlah waktu setup dan hold.
- Penyegaran Mandiri Array Parsial (hanya LPDDR). Fitur ini untuk menghemat daya LPDDR.
Pilih salah satu dari berikut ini agar pengontrol dapat menyegarkan jumlah memori selama penyegaran mandiri:
– Array lengkap: Bank 0, 1,2, dan 3
– Setengah larik: Bank 0 dan 1
– Susunan seperempat: Bank 0
– Array seperdelapan: Bank 0 dengan alamat baris MSB=0
– Array keenambelas: Bank 0 dengan alamat baris MSB dan MSB-1 keduanya sama dengan 0.
Untuk semua opsi lainnya, lihat Lembar Data Memori DDR saat Anda mengonfigurasi opsi.
Waktu Memori
Tab ini memungkinkan Anda untuk mengonfigurasi parameter Memory Timing. Lihat Lembar Data memori LPDDR/DDR2/DDR3 Anda saat mengonfigurasi parameter Memory Timing.
Saat Anda mengubah atau memasukkan nilai, panel Deskripsi Daftar memberi Anda nama register dan nilai register yang diperbarui. Nilai yang tidak valid ditandai sebagai peringatan.
Mengimpor Konfigurasi DDR Files
Selain memasukkan parameter Memori DDR menggunakan tab Inisialisasi Memori dan Timing, Anda dapat mengimpor nilai register DDR dari a file. Untuk melakukannya, klik tombol Impor Konfigurasi dan arahkan ke teks file berisi nama dan nilai register DDR. Gambar 2-5 menunjukkan sintaks konfigurasi impor.
Catatan: Jika Anda memilih untuk mengimpor nilai register daripada memasukkannya menggunakan GUI, Anda harus menentukan semua nilai register yang diperlukan. Lihat Panduan Pengguna Antarmuka DDR Kecepatan Tinggi SmartFusion2 SoC FPGA untuk detailnya.
Mengekspor Konfigurasi DDR Files
Anda juga dapat mengekspor data konfigurasi register saat ini ke dalam teks file. Ini file akan berisi nilai register yang Anda impor (jika ada) serta nilai yang dihitung dari parameter GUI yang Anda masukkan dalam dialog ini.
Jika Anda ingin membatalkan perubahan yang telah Anda buat pada konfigurasi register DDR, Anda dapat melakukannya dengan Restore Default. Perhatikan bahwa ini akan menghapus semua data konfigurasi register dan Anda harus mengimpor ulang atau memasukkan kembali data ini. Data diatur ulang ke nilai pengaturan ulang perangkat keras.
Data yang Dihasilkan
Klik OK untuk menghasilkan konfigurasi. Berdasarkan masukan Anda di tab Umum, Waktu Memori, dan Inisialisasi Memori, Konfigurator MDDR menghitung nilai untuk semua register konfigurasi DDR dan mengekspor nilai ini ke proyek firmware dan simulasi Anda fileS. Yang diekspor file sintaksnya ditunjukkan pada Gambar 2-6.
Perangkat Lunak
Saat Anda membuat SmartDesign, berikut ini files dihasilkan di /firmware/direktori driver_config/sys_config. Ini fileIni diperlukan agar inti firmware CMSIS dapat dikompilasi dengan benar dan berisi informasi mengenai desain Anda saat ini termasuk data konfigurasi periferal dan informasi konfigurasi jam untuk MSS. Jangan edit ini files secara manual karena dibuat ulang setiap kali desain root Anda dibuat ulang.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – Data konfigurasi MDDR.
- Sys_config_fddr_define.h – Data konfigurasi FDDR.
- sys_config_mss_clocks.h – Konfigurasi jam MSS
Simulasi
Saat Anda membuat SmartDesign yang terkait dengan MSS Anda, simulasi berikut files dihasilkan di /direktori simulasi:
- test.bfm – BFM tingkat atas file yang pertama kali "dieksekusi" selama simulasi apa pun yang menggunakan prosesor Cortex-M2 SmartFusion3 MSS. Ini mengeksekusi peripheral_init.bfm dan user.bfm, dalam urutan itu.
- peripheral_init.bfm – Berisi prosedur BFM yang mengemulasi fungsi CMSIS::SystemInit() yang dijalankan di Cortex-M3 sebelum Anda masuk ke prosedur main(). Ini pada dasarnya menyalin data konfigurasi untuk setiap periferal yang digunakan dalam desain ke register konfigurasi periferal yang benar dan kemudian menunggu semua periferal siap sebelum menyatakan bahwa pengguna dapat menggunakan periferal ini.
- MDDR_init.bfm – Berisi perintah penulisan BFM yang menyimulasikan penulisan data register konfigurasi MSS DDR yang Anda masukkan (menggunakan dialog Edit Register di atas) ke dalam register Pengontrol DDR.
- user.bfm – Ditujukan untuk perintah pengguna. Anda dapat mensimulasikan jalur data dengan menambahkan perintah BFM Anda sendiri di dalamnya file. Perintah dalam hal ini file akan "dieksekusi" setelah peripheral_init.bfm selesai.
Menggunakan files di atas, jalur konfigurasi disimulasikan secara otomatis. Anda hanya perlu mengedit user.bfm file untuk mensimulasikan jalur data. Jangan edit test.bfm, peripheral_init.bfm, atau MDDR_init.bfm fileseperti ini files dibuat ulang setiap kali desain root Anda dibuat ulang.
Jalur Konfigurasi MSS DDR
Solusi Inisialisasi Periferal mengharuskan, selain menentukan nilai register konfigurasi MSS DDR, Anda mengkonfigurasi jalur data konfigurasi APB di MSS (FIC_2). Fungsi SystemInit() menulis data ke register konfigurasi MDDR melalui antarmuka FIC_2 APB.
Catatan: Jika Anda menggunakan System Builder, jalur konfigurasi diatur dan dihubungkan secara otomatis.
Untuk mengkonfigurasi antarmuka FIC_2:
- Buka dialog konfigurator FIC_2 (Gambar 2-7) dari konfigurator MSS.
- Pilih opsi Inisialisasi periferal menggunakan Cortex-M3.
- Pastikan MSS DDR dicentang, begitu pula blok Fabric DDR/SERDES jika Anda menggunakannya.
- Klik OK untuk menyimpan pengaturan Anda. Ini akan mengekspos port konfigurasi FIC_2 (antarmuka bus Jam, Reset, dan APB), seperti yang ditunjukkan pada Gambar 2-8.
- Hasilkan MSS. Port FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK dan FIC_2_APB_M_RESET_N) sekarang diekspos di antarmuka MSS dan dapat dihubungkan ke CoreConfigP dan CoreResetP sesuai spesifikasi solusi Inisialisasi Periferal.
Untuk detail selengkapnya tentang mengonfigurasi dan menghubungkan inti CoreConfigP dan CoreResetP, lihat Panduan Pengguna Inisialisasi Periferal.
Deskripsi Pelabuhan
Antarmuka DDR PHY
Tabel 3-1 • Antarmuka DDR PHY
| Nama Pelabuhan | Arah | Keterangan |
| MDDR_CAS_N | KELUAR | DRAM CASN |
| MDDR_CKE | KELUAR | DRAM CKE |
| MDDR_CLK | KELUAR | Jam, sisi P |
| MDDR_CLK_N | KELUAR | Jam, sisi N |
| MDDR_CS_N | KELUAR | DRAM CSN |
| MDDR_ODT | KELUAR | DRAM ODT |
| MDDR_RAS_N | KELUAR | DRAM RASN |
| MDDR_RESET_N | KELUAR | Reset DRAM untuk DDR3. Abaikan sinyal ini untuk Antarmuka LPDDR dan DDR2. Tandai tidak digunakan untuk Antarmuka LPDDR dan DDR2. |
| MDDR_WE_N | KELUAR | DRAM WEN |
| MDDR_ADDR[15:0] | KELUAR | Bit Alamat Drama |
| MDDR_BA[2:0] | KELUAR | Alamat Bank Drama |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | MASUK | Masker Data Drama |
| MDDR_DQS ([3:0]/[1:0]/[0]) | MASUK | Input/Output Strobo Data Drama – Sisi P |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | MASUK | Input/Output Strobo Data Drama – Sisi N |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | MASUK | Masukan/Keluaran Data DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO dalam sinyal |
| MDDR_DQS_TMATCH_0_OUT | KELUAR | Sinyal keluar FIFO |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO dalam sinyal (hanya 32-bit) |
| MDDR_DQS_TMATCH_1_OUT | KELUAR | Sinyal keluar FIFO (hanya 32-bit) |
| MDDR_DM_RDQS_ECC | MASUK | Masker Data Drama ECC |
| MDDR_DQS_ECC | MASUK | Input/Output Strobo Data Dram ECC – Sisi P |
| MDDR_DQS_ECC_N | MASUK | Input/Output Strobo Data Dram ECC – Sisi N |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | MASUK | Masukan/Keluaran Data DRAM ECC |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO dalam sinyal |
| MDDR_DQS_TMATCH_ECC_OUT | KELUAR | Sinyal keluar ECC FIFO (hanya 32-bit) |
Catatan: Lebar port untuk beberapa port berubah tergantung pada pemilihan lebar PHY. Notasi “[a:0]/ [b:0]/[c:0]” digunakan untuk menunjukkan port tersebut, di mana “[a:0]” mengacu pada lebar port ketika lebar PHY 32-bit dipilih , “[b:0]” berhubungan dengan lebar PHY 16-bit, dan “[c:0]” berhubungan dengan lebar PHY 8-bit.
Antarmuka Bus AXI Master Kain
Tabel 3-2 • Antarmuka Bus AXI Master Fabric
| Nama Pelabuhan | Arah | Keterangan |
| DDR_AXI_S_AWREADY | KELUAR | Tulis alamat siap |
| DDR_AXI_S_WREADY | KELUAR | Tulis alamat siap |
| DDR_AXI_S_BID[3:0] | KELUAR | ID Respons |
| DDR_AXI_S_BRESP[1:0] | KELUAR | Tulis tanggapan |
| DDR_AXI_S_BVALID | KELUAR | Tulis respons yang valid |
| DDR_AXI_S_ARREADY | KELUAR | Baca alamat siap |
| DDR_AXI_S_RID[3:0] | KELUAR | Baca ID Tag |
| DDR_AXI_S_RRESP[1:0] | KELUAR | Baca Respon |
| DDR_AXI_S_RDATA[63:0] | KELUAR | Baca data |
| DDR_AXI_S_RLAST | KELUAR | Baca Terakhir Sinyal ini menunjukkan transfer terakhir dalam rangkaian pembacaan |
| DDR_AXI_S_RVALID | KELUAR | Baca alamat valid |
| DDR_AXI_S_AWID[3:0] | IN | Tulis ID Alamat |
| DDR_AXI_S_AWADDR[31:0] | IN | Tulis alamat |
| DDR_AXI_S_AWLEN[3:0] | IN | Panjang ledakan |
| DDR_AXI_S_AWSIZE[1:0] | IN | Ukuran ledakan |
| DDR_AXI_S_AWBURST[1:0] | IN | Jenis ledakan |
| DDR_AXI_S_AWLOCK[1:0] | IN | Tipe kunci Sinyal ini memberikan informasi tambahan tentang karakteristik atom dari transfer |
| DDR_AXI_S_AWVALID | IN | Tulis alamat yang valid |
| DDR_AXI_S_WID[3:0] | IN | Tulis ID Data tag |
| DDR_AXI_S_WDATA[63:0] | IN | Tulis data |
| DDR_AXI_S_WSTRB[7:0] | IN | Tulis strobo |
| DDR_AXI_S_WLAST | IN | Tulis terakhir |
| DDR_AXI_S_WVALID | IN | Tulis valid |
| DDR_AXI_S_BREADY | IN | Tulis sudah siap |
| DDR_AXI_S_ARID[3:0] | IN | Baca ID Alamat |
| DDR_AXI_S_ARADDR[31:0] | IN | Baca alamat |
| DDR_AXI_S_ARLEN[3:0] | IN | Panjang ledakan |
| DDR_AXI_S_ARSIZE[1:0] | IN | Ukuran ledakan |
| DDR_AXI_S_ARBURST[1:0] | IN | Jenis ledakan |
| DDR_AXI_S_ARLOCK[1:0] | IN | Jenis Kunci |
| DDR_AXI_S_ARVALID | IN | Baca alamat valid |
| DDR_AXI_S_RREADY | IN | Baca alamat siap |
Tabel 3-2 • Antarmuka Bus Fabric Master AXI (lanjutan)
| Nama Pelabuhan | Arah | Keterangan |
| DDR_AXI_S_CORE_RESET_N | IN | Penyetelan Ulang Global MDDR |
| DDR_AXI_S_RMW | IN | Menunjukkan apakah semua byte jalur 64 bit valid untuk semua ketukan transfer AXI. 0: Menunjukkan bahwa semua byte dalam semua ketukan valid dalam burst dan pengontrol harus menulis perintah secara default 1: Menunjukkan bahwa beberapa byte tidak valid dan pengontrol harus menggunakan perintah RMW secara default Ini digolongkan sebagai sinyal sideband saluran alamat tulis AXI dan valid dengan sinyal AWVALID. Hanya digunakan ketika ECC diaktifkan. |
Antarmuka Bus Fabric Master AHB0
Tabel 3-3 • Antarmuka Bus Fabric Master AHB0
| Nama Pelabuhan | Arah | Keterangan |
| DDR_AHB0_SHREADYOUT | KELUAR | Budak AHBL siap – Ketika tinggi untuk menulis menunjukkan MDDR siap menerima data dan ketika tinggi untuk membaca menunjukkan bahwa data tersebut valid |
| DDR_AHB0_SHRESP | KELUAR | Status respons AHBL – Ketika didorong tinggi pada akhir transaksi menunjukkan bahwa transaksi telah selesai dengan kesalahan. Ketika didorong rendah pada akhir transaksi menunjukkan bahwa transaksi telah berhasil diselesaikan. |
| DDR_AHB0_SHRDATA[31:0] | KELUAR | Data baca AHBL – Membaca data dari budak MDDR ke master fabric |
| DDR_AHB0_SHSEL | IN | Pemilihan budak AHBL – Ketika ditegaskan, MDDR adalah budak AHBL yang dipilih saat ini pada bus AHB fabric |
| DDR_AHB0_SHADDR[31:0] | IN | Alamat AHBL – alamat byte pada antarmuka AHBL |
| DDR_AHB0_SHBURST[2:0] | IN | Panjang Ledakan AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | Ukuran transfer AHBL – Menunjukkan ukuran transfer saat ini (hanya transaksi 8/16/32 byte) |
| DDR_AHB0_SHTRANS[1:0] | IN | Jenis transfer AHBL – Menunjukkan jenis transfer transaksi saat ini |
| DDR_AHB0_SHMASTLOCK | IN | Kunci AHBL – Jika ditegaskan, transfer saat ini adalah bagian dari transaksi yang terkunci |
| DDR_AHB0_SHWRITE | IN | AHBL write – Bila tinggi menunjukkan bahwa transaksi saat ini adalah write. Ketika rendah menunjukkan bahwa transaksi saat ini sedang dibaca |
| DDR_AHB0_S_HREADY | IN | AHBL siap – Jika tinggi, menunjukkan bahwa MDDR siap menerima transaksi baru |
| DDR_AHB0_S_HWDATA[31:0] | IN | Data tulis AHBL – Menulis data dari master fabric ke MDDR |
Antarmuka Bus Fabric Master AHB1
Tabel 3-4 • Antarmuka Bus Fabric Master AHB1
| Nama Pelabuhan | Arah | Keterangan |
| DDR_AHB1_SHREADYOUT | KELUAR | Budak AHBL siap – Ketika tinggi untuk menulis menunjukkan MDDR siap menerima data dan ketika tinggi untuk membaca menunjukkan bahwa data tersebut valid |
| DDR_AHB1_SHRESP | KELUAR | Status respons AHBL – Ketika didorong tinggi pada akhir transaksi menunjukkan bahwa transaksi telah selesai dengan kesalahan. Ketika didorong rendah pada akhir transaksi menunjukkan bahwa transaksi telah berhasil diselesaikan. |
| DDR_AHB1_SHRDATA[31:0] | KELUAR | Data baca AHBL – Membaca data dari budak MDDR ke master fabric |
| DDR_AHB1_SHSEL | IN | Pemilihan budak AHBL – Ketika ditegaskan, MDDR adalah budak AHBL yang dipilih saat ini pada bus AHB fabric |
| DDR_AHB1_SHADDR[31:0] | IN | Alamat AHBL – alamat byte pada antarmuka AHBL |
| DDR_AHB1_SHBURST[2:0] | IN | Panjang Ledakan AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | Ukuran transfer AHBL – Menunjukkan ukuran transfer saat ini (hanya transaksi 8/16/32 byte) |
| DDR_AHB1_SHTRANS[1:0] | IN | Jenis transfer AHBL – Menunjukkan jenis transfer transaksi saat ini |
| DDR_AHB1_SHMASTLOCK | IN | Kunci AHBL – Jika ditegaskan, transfer saat ini adalah bagian dari transaksi yang terkunci |
| DDR_AHB1_SHWRITE | IN | AHBL write – Bila tinggi menunjukkan bahwa transaksi saat ini adalah write. Ketika rendah menunjukkan bahwa transaksi saat ini sedang dibaca. |
| DDR_AHB1_SHREADY | IN | AHBL siap – Jika tinggi, menunjukkan bahwa MDDR siap menerima transaksi baru |
| DDR_AHB1_SHWDATA[31:0] | IN | Data tulis AHBL – Menulis data dari master fabric ke MDDR |
Antarmuka Bus AXI Mode Pengontrol Memori Lembut
Tabel 3-5 • Mode Pengontrol Memori Lunak Antarmuka Bus AXI
| Nama Pelabuhan | Arah | Keterangan |
| SMC_AXI_M_WLAST | KELUAR | Tulis terakhir |
| SMC_AXI_M_WVALID | KELUAR | Tulis valid |
| SMC_AXI_M_AWLEN[3:0] | KELUAR | Panjang ledakan |
| SMC_AXI_M_AWBURST[1:0] | KELUAR | Jenis ledakan |
| SMC_AXI_M_BREADY | KELUAR | Respon siap |
| SMC_AXI_M_AWVALID | KELUAR | Tulis Alamat Valid |
| SMC_AXI_M_AWID[3:0] | KELUAR | Tulis ID Alamat |
| SMC_AXI_M_WDATA[63:0] | KELUAR | Tulis Data |
| SMC_AXI_M_ARVALID | KELUAR | Baca alamat valid |
| SMC_AXI_M_WID[3:0] | KELUAR | Tulis ID Data tag |
| SMC_AXI_M_WSTRB[7:0] | KELUAR | Tulis strobo |
| SMC_AXI_M_ARID[3:0] | KELUAR | Baca ID Alamat |
| SMC_AXI_M_ARADDR[31:0] | KELUAR | Baca alamat |
| SMC_AXI_M_ARLEN[3:0] | KELUAR | Panjang ledakan |
| SMC_AXI_M_ARSIZE[1:0] | KELUAR | Ukuran ledakan |
| SMC_AXI_M_ARBURST[1:0] | KELUAR | Jenis ledakan |
| SMC_AXI_M_AWADDR[31:0] | KELUAR | Tulis Alamat |
| SMC_AXI_M_RREADY | KELUAR | Baca alamat siap |
| SMC_AXI_M_AWSIZE[1:0] | KELUAR | Ukuran ledakan |
| SMC_AXI_M_AWLOCK[1:0] | KELUAR | Tipe kunci Sinyal ini memberikan informasi tambahan tentang karakteristik atom dari transfer |
| SMC_AXI_M_ARLOCK[1:0] | KELUAR | Jenis Kunci |
| SMC_AXI_M_BID[3:0] | IN | ID Respons |
| SMC_AXI_M_RID[3:0] | IN | Baca ID Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Baca Respon |
| SMC_AXI_M_BRESP[1:0] | IN | Tulis tanggapan |
| SMC_AXI_M_AWREADY | IN | Tulis alamat siap |
| SMC_AXI_M_RDATA[63:0] | IN | Baca Data |
| SMC_AXI_M_WREADY | IN | Tulis sudah siap |
| SMC_AXI_M_BVALID | IN | Tulis respons yang valid |
| SMC_AXI_M_ARREADY | IN | Baca alamat siap |
| SMC_AXI_M_RLAST | IN | Baca Terakhir Sinyal ini menunjukkan transfer terakhir dalam rangkaian pembacaan |
| SMC_AXI_M_RVALID | IN | Baca Sah |
Mode Pengontrol Memori Lembut Antarmuka Bus AHB0
Tabel 3-6 • Mode Pengontrol Memori Lunak Antarmuka Bus AHB0
| Nama Pelabuhan | Arah | Keterangan |
| SMC_AHB_M_HBURST[1:0] | KELUAR | Panjang Ledakan AHBL |
| SMC_AHB_M_HTRANS[1:0] | KELUAR | Jenis transfer AHBL – Menunjukkan jenis transfer transaksi saat ini. |
| SMC_AHB_M_HMASTLOCK | KELUAR | Kunci AHBL – Jika ditegaskan, transfer saat ini adalah bagian dari transaksi yang terkunci |
| SMC_AHB_M_HWRITE | KELUAR | AHBL write — Bila tinggi menunjukkan bahwa transaksi saat ini adalah write. Ketika rendah menunjukkan bahwa transaksi saat ini sedang dibaca |
| SMC_AHB_M_HSIZE[1:0] | KELUAR | Ukuran transfer AHBL – Menunjukkan ukuran transfer saat ini (hanya transaksi 8/16/32 byte) |
| SMC_AHB_M_HWDATA[31:0] | KELUAR | Data tulis AHBL – Menulis data dari master MSS ke Soft Memory Controller fabric |
| SMC_AHB_M_HADDR[31:0] | KELUAR | Alamat AHBL – alamat byte pada antarmuka AHBL |
| SMC_AHB_M_HRESP | IN | Status respons AHBL – Ketika didorong tinggi pada akhir transaksi menunjukkan bahwa transaksi telah selesai dengan kesalahan. Ketika didorong rendah pada akhir transaksi menunjukkan bahwa transaksi telah berhasil diselesaikan |
| SMC_AHB_M_HRDATA[31:0] | IN | Data baca AHBL – Membaca data dari Soft Memory Controller fabric ke master MSS |
| SMC_AHB_M_HREADY | IN | AHBL ready – Tinggi menandakan bus AHBL siap menerima transaksi baru |
Dukungan Produk
Grup Produk SoC Microsemi mendukung produknya dengan berbagai layanan dukungan, termasuk Layanan Pelanggan, Pusat Dukungan Teknis Pelanggan, a websitus, surat elektronik, dan kantor penjualan di seluruh dunia. Apendiks ini berisi informasi tentang cara menghubungi Grup Produk SoC Microsemi dan menggunakan layanan dukungan ini.
Pelayanan pelanggan
Hubungi Layanan Pelanggan untuk dukungan produk non-teknis, seperti harga produk, peningkatan produk, informasi pembaruan, status pesanan, dan otorisasi.
Dari Amerika Utara, hubungi 800.262.1060
Dari seluruh dunia, hubungi 650.318.4460
Faks, dari mana saja di dunia, 650.318.8044
Pusat Dukungan Teknis Pelanggan
Grup Produk SoC Microsemi memiliki Pusat Dukungan Teknis Pelanggan dengan insinyur yang sangat terampil yang dapat membantu menjawab pertanyaan perangkat keras, perangkat lunak, dan desain Anda tentang Produk SoC Microsemi. Pusat Dukungan Teknis Pelanggan menghabiskan banyak waktu untuk membuat catatan aplikasi, jawaban atas pertanyaan siklus desain umum, dokumentasi masalah umum, dan berbagai FAQ. Jadi, sebelum Anda menghubungi kami, silakan kunjungi sumber daya online kami. Sangat mungkin kami telah menjawab pertanyaan Anda.
Dukungan Teknis
Untuk Dukungan Produk Microsemi SoC, kunjungi http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Weblokasi
Anda dapat menelusuri berbagai informasi teknis dan non-teknis di halaman beranda Grup Produk Microsemi SoC, di www.microsemi.com/soc.
Menghubungi Pusat Dukungan Teknis Pelanggan
Staf insinyur yang sangat terampil di Pusat Dukungan Teknis. Pusat Dukungan Teknis dapat dihubungi melalui email atau melalui Grup Produk SoC Microsemi weblokasi.
E-mail
Anda dapat mengomunikasikan pertanyaan teknis Anda ke alamat email kami dan menerima jawaban kembali melalui email, faks, atau telepon. Juga, jika Anda memiliki masalah desain, Anda dapat mengirim email desain Anda files untuk menerima bantuan. Kami terus memantau akun email sepanjang hari. Saat mengirimkan permintaan Anda kepada kami, pastikan untuk menyertakan nama lengkap, nama perusahaan, dan informasi kontak Anda untuk pemrosesan permintaan Anda secara efisien.
Alamat email dukungan teknis adalah soc_tech@microsemi.com.
Kasus Saya
Pelanggan Grup Produk SoC Microsemi dapat mengirimkan dan melacak kasus teknis secara online dengan membuka Kasus Saya.
Di luar AS
Pelanggan yang membutuhkan bantuan di luar zona waktu AS dapat menghubungi dukungan teknis melalui email (soc_tech@microsemi.com) atau hubungi kantor penjualan setempat.
Kunjungi Tentang Kami untuk daftar kantor penjualan dan kontak perusahaan.
Daftar kantor penjualan dapat ditemukan di www.microsemi.com/soc/company/contact/default.aspx.
Dukungan Teknis ITAR
Untuk dukungan teknis pada RH dan RT FPGA yang diatur oleh International Traffic in Arms Regulations (ITAR), hubungi kami melalui soc_tech_itar@microsemi.com. Atau, dalam Kasus Saya, pilih Ya di daftar drop-down ITAR. Untuk daftar lengkap Microsemi FPGA yang diatur ITAR, kunjungi ITAR web halaman.
Tentang Mikrosemi
Microsemi Corporation (Nasdaq: MSCC) menawarkan portofolio komprehensif solusi semikonduktor dan sistem untuk komunikasi, pertahanan & keamanan, ruang angkasa, dan pasar industri. Produk-produknya mencakup sirkuit terpadu sinyal campuran analog berkinerja tinggi dan diperkeras radiasi, FPGA, SoC, dan ASIC; produk manajemen daya; perangkat pengaturan waktu dan sinkronisasi serta solusi waktu yang tepat, menetapkan standar waktu dunia; perangkat pengolah suara; solusi RF; komponen terpisah; Solusi Penyimpanan dan Komunikasi Perusahaan, teknologi keamanan, dan anti-t yang dapat diskalakanampeh produk; solusi Ethernet; IC Power-over-Ethernet dan bentang tengah; serta kemampuan dan layanan desain khusus. Microsemi berkantor pusat di Aliso Viejo, California dan memiliki sekitar 4,800 karyawan di seluruh dunia. Pelajari lebih lanjut di www.microsemi.com.
Microsemi tidak memberikan jaminan, representasi, atau jaminan mengenai informasi yang terkandung di sini atau kesesuaian produk dan layanannya untuk tujuan tertentu, Microsemi juga tidak bertanggung jawab apa pun yang timbul dari aplikasi atau penggunaan produk atau sirkuit apa pun. Produk yang dijual di bawah ini dan produk lain yang dijual oleh Microsemi telah menjalani pengujian terbatas dan tidak boleh digunakan bersama dengan peralatan atau aplikasi penting misi. Spesifikasi kinerja apa pun diyakini dapat diandalkan tetapi tidak diverifikasi, dan Pembeli harus melakukan dan menyelesaikan semua kinerja dan pengujian produk lainnya, sendiri dan bersama-sama dengan, atau dipasang di, setiap produk akhir. Pembeli tidak boleh mengandalkan data dan spesifikasi kinerja atau parameter apa pun yang disediakan oleh Microsemi. Pembeli bertanggung jawab untuk secara independen menentukan kesesuaian produk apa pun dan menguji serta memverifikasinya. Informasi yang diberikan oleh Microsemi di bawah ini disediakan “sebagaimana adanya, di mana adanya” dan dengan semua kesalahan, dan seluruh risiko yang terkait dengan informasi tersebut sepenuhnya ditanggung oleh Pembeli. Microsemi tidak memberikan, secara eksplisit atau implisit, kepada pihak mana pun hak paten, lisensi, atau hak IP lainnya, baik yang berkaitan dengan informasi itu sendiri atau apa pun yang dijelaskan oleh informasi tersebut. Informasi yang diberikan dalam dokumen ini adalah hak milik Microsemi, dan Microsemi berhak untuk membuat perubahan apa pun pada informasi dalam dokumen ini atau pada produk dan layanan apa pun kapan saja tanpa pemberitahuan.
Kantor Pusat Perusahaan Microsemi
Satu Perusahaan, Aliso Viejo,
CA 92656 AS
Di AS: +1 Telepon: 800-713-4113
Di luar AS: +1 Telepon: 949-380-6100
Penjualan: +1 Telepon: 949-380-6136
Telp: +1 Telepon: 949-215-4996
E-mail: penjualan.support@microsemi.com
©2016 Perusahaan Mikrosemi. Seluruh hak cipta. Microsemi dan logo Microsemi adalah merek dagang dari Microsemi Corporation. Semua merek dagang dan merek layanan lainnya adalah milik dari pemiliknya masing-masing.
5-02-00377-5/11.16
Dokumen / Sumber Daya
 |
Konfigurasi Pengontrol Microsemi SmartFusion2 MSS DDR [Bahasa Indonesia:] Panduan Pengguna Konfigurasi Pengontrol DDR MSS SmartFusion2, MSS SmartFusion2, Konfigurasi Pengontrol DDR, Konfigurasi Pengontrol |
