SmartFusion2 MSS
Configuration du contrôleur DDR
Libero SoC v11.6 et versions ultérieures 

Introduction

Le SmartFusion2 MSS dispose d'un contrôleur DDR intégré. Ce contrôleur DDR est destiné à contrôler une mémoire DDR hors puce. Le contrôleur MDDR est accessible depuis le MSS ainsi que depuis la structure FPGA. De plus, le contrôleur DDR peut également être contourné, fournissant une interface supplémentaire à la structure FPGA (Soft Controller Mode (SMC)).
Pour configurer entièrement le contrôleur MSS DDR, vous devez :

1. Sélectionnez le chemin de données à l'aide du configurateur MDDR.
2. Définissez les valeurs de registre pour les registres du contrôleur DDR.
3. Sélectionnez les fréquences d'horloge de la mémoire DDR et le rapport d'horloge de la matrice FPGA au MDDR (si nécessaire) à l'aide du configurateur MSS CCC.
4. Connectez l'interface de configuration APB du contrôleur comme défini par la solution d'initialisation périphérique. Pour les circuits d'initialisation MDDR construits par System Builder, reportez-vous au « Chemin de configuration MSS DDR » à la page 13 et à la Figure 2-7.
   Vous pouvez également créer votre propre circuit d'initialisation à l'aide de l'initialisation de périphérique autonome (pas par System Builder). Reportez-vous au Guide de l'utilisateur de l'initialisation des périphériques autonomes SmartFusion2.

Configurateur MDDR

Le configurateur MDDR est utilisé pour configurer le chemin de données global et les paramètres de mémoire DDR externe pour le contrôleur MSS DDR.

L'onglet Général définit vos paramètres de mémoire et d'interface de matrice (Figure 1-1).
Paramètres de la mémoire
Saisissez le temps d'établissement de la mémoire DDR. Il s'agit du temps nécessaire à la mémoire DDR pour s'initialiser. La valeur par défaut est 200 us. Reportez-vous à la fiche technique de votre mémoire DDR pour connaître la valeur correcte à saisir.
Utilisez les paramètres de mémoire pour configurer vos options de mémoire dans le MDDR.

• Type de mémoire - LPDDR, DDR2 ou DDR3
• Largeur de données – 32 bits, 16 bits ou 8 bits
• SECDED Activé ECC – ON ou OFF
• Système d'arbitrage - Type-0, Type -1, Type-2, Type-3
• ID de priorité la plus élevée - Les valeurs valides sont comprises entre 0 et 15
• Largeur d'adresse (bits) – Reportez-vous à votre fiche technique de mémoire DDR pour connaître le nombre de bits d'adresse de ligne, de banque et de colonne pour la mémoire LPDDR/DDR2/DDR3 que vous utilisez. sélectionnez le menu déroulant pour choisir la valeur correcte pour les lignes/banques/colonnes selon la fiche technique de la mémoire LPDDR/DDR2/DDR3.

Note: Le nombre dans la liste déroulante fait référence au nombre de bits d'adresse, et non au nombre absolu de lignes/bancs/colonnes. Par exempleample, si votre mémoire DDR a 4 banques, sélectionnez 2 (2 ²=4) pour les banques. Si votre mémoire DDR a 8 banques, sélectionnez 3 (2³ =8) pour les banques.

Paramètres d'interface de matrice
Par défaut, le processeur dur Cortex-M3 est configuré pour accéder au contrôleur DDR. Vous pouvez également autoriser un Fabric Master à accéder au contrôleur DDR en cochant la case Fabric Interface Setting. Dans ce cas, vous pouvez choisir l'une des options suivantes :

• Utiliser une interface AXI – Le maître de matrice accède au contrôleur DDR via une interface AXI 64 bits.
• Utiliser une seule interface AHBLite – Le fabric master accède au contrôleur DDR via une seule interface AHB 32 bits.
• Utilisez deux interfaces AHBLite - Deux maîtres de matrice accèdent au contrôleur DDR à l'aide de deux interfaces AHB 32 bits.
  La configuration view (Figure 1-1) mises à jour en fonction de votre sélection d'interface de matrice.

Puissance du lecteur d'E/S (DDR2 et DDR3 uniquement)
Sélectionnez l'une des puissances de disque suivantes pour vos E/S DDR :

• Demi force d'entraînement
•  Force d'entraînement complète

Libero SoC définit la norme d'E/S DDR pour votre système MDDR en fonction de votre type de mémoire DDR et de la puissance du lecteur d'E/S (comme indiqué dans le tableau 1-1).
Tableau 1-1 • Puissance du lecteur d'E/S et type de mémoire DDR

Type de mémoire DDR	Entraînement à la moitié de la force	Entraînement à pleine puissance
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Norme IO (LPDDR uniquement)
Sélectionnez l’une des options suivantes :

• LVCMOS18 (puissance la plus basse) pour la norme IO LVCMOS 1.8V. Utilisé dans les applications LPDDR1 typiques.
• Remarque LPDDRI : Avant de choisir cette norme, assurez-vous que votre carte prend en charge cette norme. Vous devez utiliser cette option lorsque vous ciblez les cartes M2S-EVAL-KIT ou SF2-STARTER-KIT. Les normes LPDDRI IO exigent qu'une résistance IMP_CALIB soit installée sur la carte.

Étalonnage des E/S (LPDDR uniquement)
Choisissez l'une des options suivantes lors de l'utilisation de la norme d'E/S LVCMOS18 :

• On
• Désactivé (typique)

L'étalonnage ON et OFF contrôle éventuellement l'utilisation d'un bloc d'étalonnage IO qui étalonne les pilotes IO sur une résistance externe. Lorsqu'il est désactivé, l'appareil utilise un réglage de pilote d'E/S prédéfini.
Lorsqu'il est activé, cela nécessite l'installation d'une résistance IMP_CALIB de 150 ohms sur le PCB.
Ceci est utilisé pour calibrer l'IO aux caractéristiques du PCB. Cependant, lorsqu'il est réglé sur ON, une résistance doit être installée ou le contrôleur de mémoire ne s'initialisera pas.
Pour plus d'informations, reportez-vous à AC393-SmartFusion2 et IGLOO2 Board Design Guidelines Application
Note et le Guide de l'utilisateur des interfaces DDR haute vitesse SmartFusion2 SoC FPGA.

Configuration du contrôleur MDDR

Lorsque vous utilisez le contrôleur DDR MSS pour accéder à une mémoire DDR externe, le contrôleur DDR doit être configuré au moment de l'exécution. Cela se fait en écrivant des données de configuration dans des registres de configuration de contrôleur DDR dédiés. Ces données de configuration dépendent des caractéristiques de la mémoire DDR externe et de votre application. Cette section décrit comment saisir ces paramètres de configuration dans le configurateur de contrôleur MSS DDR et comment les données de configuration sont gérées dans le cadre de la solution globale d'initialisation des périphériques.

Registres de contrôle MSS DDR
Le contrôleur MSS DDR possède un ensemble de registres qui doivent être configurés au moment de l'exécution. Les valeurs de configuration de ces registres représentent différents paramètres, tels que le mode DDR, la largeur PHY, le mode rafale et l'ECC. Pour plus de détails sur les registres de configuration du contrôleur DDR, reportez-vous au Guide de l'utilisateur des interfaces DDR haute vitesse SmartFusion2 SoC FPGA.
Configuration des registres MDDR
Utilisez les onglets Memory Initialization (Figure 2-1, Figure 2-2 et Figure 2-3) et Memory Timing (Figure 2-4) pour entrer les paramètres qui correspondent à votre mémoire DDR et à votre application. Les valeurs que vous saisissez dans ces onglets sont automatiquement converties en valeurs de registre appropriées. Lorsque vous cliquez sur un paramètre spécifique, son registre correspondant est décrit dans le volet Description du registre (partie inférieure de la Figure 1-1 à la page 4).
Initialisation de la mémoire
L'onglet Initialisation de la mémoire vous permet de configurer la manière dont vous souhaitez initialiser vos mémoires LPDDR/DDR2/DDR3. Le menu et les options disponibles dans l'onglet Initialisation de la mémoire varient selon le type de mémoire DDR (LPDDR/DDR2/DDR3) que vous utilisez. Reportez-vous à la fiche technique de votre mémoire DDR lorsque vous configurez les options. Lorsque vous modifiez ou entrez une valeur, le volet Description du registre vous donne le nom du registre et la valeur du registre mis à jour. Les valeurs non valides sont signalées comme des avertissements. La Figure 2-1, la Figure 2-2 et la Figure 2-3 montrent l'onglet Initialisation pour LPDDR, DDR2 et DDR3, respectivement.

• Mode de synchronisation – Sélectionnez le mode de synchronisation 1T ou 2T. En 1T ​​(le mode par défaut), le contrôleur DDR peut émettre une nouvelle commande à chaque cycle d'horloge. En mode de synchronisation 2T, le contrôleur DDR détient l'adresse et le bus de commande valides pour deux cycles d'horloge. Cela réduit l'efficacité du bus à une commande pour deux horloges, mais cela double le temps de configuration et de maintien.
• Auto-actualisation partielle de la baie (LPDDR uniquement). Cette fonction permet d'économiser de l'énergie pour le LPDDR.
  Sélectionnez l'une des options suivantes pour que le contrôleur actualise la quantité de mémoire lors d'une auto-actualisation :
  – Tableau complet : banques 0, 1,2, 3 et XNUMX
  – Demi tableau : Banques 0 et 1
  – Quart de tableau : Banque 0
  – Un huitième tableau : Banque 0 avec adresse de ligne MSB=0
  – Tableau un seizième : Banque 0 avec adresse de ligne MSB et MSB-1 tous deux égaux à 0.
  Pour toutes les autres options, reportez-vous à votre fiche technique de mémoire DDR lorsque vous configurez les options.
  

Synchronisation de la mémoire
Cet onglet vous permet de configurer les paramètres de synchronisation de la mémoire. Reportez-vous à la fiche technique de votre mémoire LPDDR/DDR2/DDR3 lors de la configuration des paramètres de synchronisation de la mémoire.
Lorsque vous modifiez ou entrez une valeur, le volet Description du registre vous donne le nom du registre et la valeur du registre mis à jour. Les valeurs non valides sont signalées comme des avertissements.

Importation de la configuration DDR Files
Outre la saisie des paramètres de mémoire DDR à l'aide des onglets Memory Initialization et Timing, vous pouvez importer des valeurs de registre DDR à partir d'un file. Pour ce faire, cliquez sur le bouton Importer la configuration et accédez au texte file contenant les noms et les valeurs des registres DDR. La figure 2-5 montre la syntaxe de configuration d'importation.

Note: Si vous choisissez d'importer des valeurs de registre plutôt que de les saisir à l'aide de l'interface graphique, vous devez spécifier toutes les valeurs de registre nécessaires. Reportez-vous au Guide de l'utilisateur des interfaces DDR haute vitesse SmartFusion2 SoC FPGA pour plus de détails.

Exportation de la configuration DDR Files
Vous pouvez également exporter les données de configuration de registre actuelles dans un texte file. Ce file contiendra les valeurs de registre que vous avez importées (le cas échéant) ainsi que celles qui ont été calculées à partir des paramètres de l'interface graphique que vous avez entrés dans cette boîte de dialogue.
Si vous souhaitez annuler les modifications que vous avez apportées à la configuration du registre DDR, vous pouvez le faire avec Restore Default. Notez que cela supprime toutes les données de configuration du registre et vous devez soit réimporter soit ressaisir ces données. Les données sont réinitialisées aux valeurs de réinitialisation matérielle.
Données générées
Cliquez sur OK pour générer la configuration. En fonction de vos entrées dans les onglets Général, Synchronisation de la mémoire et Initialisation de la mémoire, le configurateur MDDR calcule des valeurs pour tous les registres de configuration DDR et exporte ces valeurs dans votre projet de micrologiciel et votre simulation. files. L'export file La syntaxe est illustrée à la Figure 2-6.

Micrologiciel

Lorsque vous générez le SmartDesign, les éléments suivants files sont générés dans le répertoire /firmware/drivers_config/sys_config. Ces files sont nécessaires pour que le noyau du micrologiciel CMSIS se compile correctement et contienne des informations concernant votre conception actuelle, y compris les données de configuration des périphériques et les informations de configuration de l'horloge pour le MSS. Ne modifiez pas ces files manuellement car ils sont recréés à chaque fois que votre conception racine est regénérée.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – Données de configuration MDDR.
• Sys_config_fddr_define.h – Données de configuration FDDR.
•  sys_config_mss_clocks.h – Configuration des horloges MSS

Simulation
Lorsque vous générez le SmartDesign associé à votre MSS, la simulation suivante files sont générés dans le /répertoire de simulation :

•  test.bfm – BFM de haut niveau file qui est d'abord "exécuté" lors de toute simulation qui exerce le processeur Cortex-M2 de SmartFusion3 MSS. Il exécute device_init.bfm et user.bfm, dans cet ordre.
•  device_init.bfm – Contient la procédure BFM qui émule la fonction CMSIS::SystemInit() exécutée sur le Cortex-M3 avant d'entrer dans la procédure main(). Il copie essentiellement les données de configuration de tout périphérique utilisé dans la conception dans les registres de configuration de périphérique corrects, puis attend que tous les périphériques soient prêts avant d'affirmer que l'utilisateur peut utiliser ces périphériques.
• MDDR_init.bfm – Contient des commandes d'écriture BFM qui simulent les écritures des données du registre de configuration MSS DDR que vous avez saisies (à l'aide de la boîte de dialogue Modifier les registres ci-dessus) dans les registres du contrôleur DDR.
• user.bfm – Destiné aux commandes utilisateur. Vous pouvez simuler le chemin de données en ajoutant vos propres commandes BFM dans ce file. Commandes dans ce file sera « exécuté » après la fin de l'exécution de device_init.bfm.

En utilisant le files ci-dessus, le chemin de configuration est simulé automatiquement. Il vous suffit de modifier le user.bfm file pour simuler le chemin de données. Ne modifiez pas test.bfm, device_init.bfm ou MDDR_init.bfm files comme ceux-ci files sont recréés chaque fois que votre conception racine est regénérée.

Chemin de configuration MSS DDR
La solution d'initialisation périphérique nécessite que, en plus de spécifier les valeurs du registre de configuration MSS DDR, vous configuriez le chemin des données de configuration APB dans le MSS (FIC_2). La fonction SystemInit() écrit les données dans les registres de configuration MDDR via l'interface FIC_2 APB.
Note: Si vous utilisez System Builder, le chemin de configuration est défini et connecté automatiquement.

Pour configurer l'interface FIC_2 :

1. Ouvrez la boîte de dialogue du configurateur FIC_2 (Figure 2-7) à partir du configurateur MSS.
2. Sélectionnez l'option Initialiser les périphériques à l'aide de Cortex-M3.
3. Assurez-vous que le MSS DDR est coché, de même que les blocs Fabric DDR/SERDES si vous les utilisez.
4.  Cliquez sur OK pour enregistrer vos paramètres. Cela exposera les ports de configuration FIC_2 (interfaces de bus Clock, Reset et APB), comme illustré à la Figure 2-8.
5.  Générez le MSS. Les ports FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK et FIC_2_APB_M_RESET_N) sont maintenant exposés à l'interface MSS et peuvent être connectés à CoreConfigP et CoreResetP conformément à la spécification de la solution d'initialisation périphérique.

Pour plus de détails sur la configuration et la connexion des cœurs CoreConfigP et CoreResetP, reportez-vous au Peripheral Initialization User Guide.

Description du port

Interface physique DDR
Tableau 3-1 • Interface PHY DDR

Nom du port	Direction	Description
MDDR_CAS_N	DEHORS	CASN DE DRAM
MDDR_CKE	DEHORS	DRAM CKE
MDDR_CLK	DEHORS	Horloge, côté P
MDDR_CLK_N	DEHORS	Horloge, côté N
MDDR_CS_N	DEHORS	DRAM CSN
MDDR_ODT	DEHORS	ODT DRAM
MDDR_RAS_N	DEHORS	DRAM RASN
MDDR_RESET_N	DEHORS	Réinitialisation DRAM pour DDR3. Ignorez ce signal pour les interfaces LPDDR et DDR2. Marquez-le comme inutilisé pour les interfaces LPDDR et DDR2.
MDDR_WE_N	DEHORS	DRAM WEN
MDDR_ADDR[15:0]	DEHORS	Bits d'adresse DRAM
MDDR_BA[2:0]	DEHORS	Adresse de la Banque Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	ENTRÉE	Masque de données Dram
MDDR_DQS ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté P
MDDR_DQS_N ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté N
MDDR_DQ ([31:0]/[15:0]/[7:0])	ENTRÉE	Entrée/sortie de données DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO dans le signal
MDDR_DQS_TMATCH_0_OUT	DEHORS	Signal de sortie FIFO
MDDR_DQS_TMATCH_1_IN	IN	Signal d'entrée FIFO (32 bits uniquement)
MDDR_DQS_TMATCH_1_OUT	DEHORS	Signal de sortie FIFO (32 bits uniquement)
MDDR_DM_RDQS_ECC	ENTRÉE	Masque de données Dram ECC
MDDR_DQS_ECC	ENTRÉE	Entrée/sortie stroboscopique de données Dram ECC - côté P
MDDR_DQS_ECC_N	ENTRÉE	Entrée/sortie stroboscopique de données Dram ECC - côté N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie de données DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO dans le signal
MDDR_DQS_TMATCH_ECC_OUT	DEHORS	Signal de sortie FIFO ECC (32 bits uniquement)

Note: Les largeurs de port pour certains ports changent en fonction de la sélection de la largeur PHY. La notation "[a:0]/[b:0]/[c:0]" est utilisée pour désigner ces ports, où "[a:0]" fait référence à la largeur du port lorsqu'une largeur PHY de 32 bits est sélectionnée , "[b:0]" correspond à une largeur PHY de 16 bits et "[c:0]" correspond à une largeur PHY de 8 bits.

Interface de bus AXI maître de matrice
Tableau 3-2 • Interface de bus AXI maître de matrice

Nom du port	Direction	Description
DDR_AXI_S_AWREADY	DEHORS	Adresse d'écriture prête
DDR_AXI_S_WREADY	DEHORS	Adresse d'écriture prête
DDR_AXI_S_BID[3:0]	DEHORS	ID de réponse
DDR_AXI_S_BRESP[1:0]	DEHORS	Rédiger la réponse
DDR_AXI_S_BVALID	DEHORS	Écrire une réponse valide
DDR_AXI_S_ARREADY	DEHORS	Adresse de lecture prête
DDR_AXI_S_RID[3:0]	DEHORS	Lire l'ID Tag
DDR_AXI_S_RRESP[1:0]	DEHORS	Lire la réponse
DDR_AXI_S_RDATA[63:0]	DEHORS	Lire les données
DDR_AXI_S_RLAST	DEHORS	Read Last Ce signal indique le dernier transfert dans une rafale de lecture
DDR_AXI_S_RVALID	DEHORS	Adresse de lecture valide
DDR_AXI_S_AWID[3:0]	IN	Écrire l'identifiant de l'adresse
DDR_AXI_S_AWADDR[31:0]	IN	Écrire l'adresse
DDR_AXI_S_AWLEN[3:0]	IN	Longueur de rafale
DDR_AXI_S_AWSIZE[1:0]	IN	Taille de rafale
DDR_AXI_S_AWBURST[1:0]	IN	Type de rafale
DDR_AXI_S_AWLOCK[1:0]	IN	Type de verrouillage Ce signal fournit des informations supplémentaires sur les caractéristiques atomiques du transfert
DDR_AXI_S_AWVALID	IN	Adresse d'écriture valide
DDR_AXI_S_WID[3:0]	IN	Écrire l'ID de données tag
DDR_AXI_S_WDATA[63:0]	IN	Écrire des données
DDR_AXI_S_WSTRB[7:0]	IN	Écrire des stroboscopes
DDR_AXI_S_WLAST	IN	Ecrire en dernier
DDR_AXI_S_WVALID	IN	Écrire valide
DDR_AXI_S_BREADY	IN	Prêt à écrire
DDR_AXI_S_ARID[3:0]	IN	Lire l'identifiant de l'adresse
DDR_AXI_S_ARADDR[31:0]	IN	Lire l'adresse
DDR_AXI_S_ARLEN[3:0]	IN	Longueur de rafale
DDR_AXI_S_ARSIZE[1:0]	IN	Taille de rafale
DDR_AXI_S_ARBURST[1:0]	IN	Type de rafale
DDR_AXI_S_ARLOCK[1:0]	IN	Type de serrure
DDR_AXI_S_ARVALID	IN	Adresse de lecture valide
DDR_AXI_S_RREADY	IN	Adresse de lecture prête

Tableau 3-2 • Interface de bus Fabric Master AXI (suite)

Nom du port	Direction	Description
DDR_AXI_S_CORE_RESET_N	IN	Réinitialisation globale MDDR
DDR_AXI_S_RMW	IN	Indique si tous les octets d'une voie 64 bits sont valides pour tous les battements d'un transfert AXI. 0 : indique que tous les octets de tous les battements sont valides dans la rafale et que le contrôleur doit par défaut écrire des commandes 1 : indique que certains octets ne sont pas valides et que le contrôleur doit utiliser par défaut les commandes RMW Ceci est classé comme un signal de bande latérale de canal d'adresse d'écriture AXI et est valide avec le signal AWVALID. Utilisé uniquement lorsque ECC est activé.

Interface de bus Fabric Master AHB0
Tableau 3-3 • Interface de bus Fabric Master AHB0

Nom du port	Direction	Description
DDR_AHB0_SHREADYOUT	DEHORS	Esclave AHBL prêt - Lorsqu'il est haut pour une écriture, le MDDR est prêt à accepter des données et lorsqu'il est haut pour une lecture, il indique que les données sont valides
DDR_AHB0_SHRESP	DEHORS	Statut de réponse AHBL - Lorsque le niveau est élevé à la fin d'une transaction, cela indique que la transaction s'est terminée avec des erreurs. Lorsqu'il est à l'état bas à la fin d'une transaction, cela indique que la transaction s'est terminée avec succès.
DDR_AHB0_SHRDATA[31:0]	DEHORS	Données de lecture AHBL - Lire les données de l'esclave MDDR vers le maître de matrice
DDR_AHB0_SHSEL	IN	Sélection de l'esclave AHBL - Lorsqu'il est affirmé, le MDDR est l'esclave AHBL actuellement sélectionné sur le bus AHB de la matrice
DDR_AHB0_SHADDR[31:0]	IN	Adresse AHBL - adresse d'octet sur l'interface AHBL
DDR_AHB0_SHBURST[2:0]	IN	Longueur de rafale AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Taille du transfert AHBL - Indique la taille du transfert en cours (transactions 8/16/32 octets uniquement)
DDR_AHB0_SHTRANS[1:0]	IN	Type de transfert AHBL – Indique le type de transfert de la transaction en cours
DDR_AHB0_SHMASTLOCK	IN	Verrou AHBL - Lorsqu'il est affirmé, le transfert actuel fait partie d'une transaction verrouillée
DDR_AHB0_SHWRITE	IN	Écriture AHBL – Lorsqu'elle est élevée, cela indique que la transaction en cours est une écriture. Lorsque bas indique que la transaction en cours est une lecture
DDR_AHB0_S_HREADY	IN	AHBL prêt - Lorsqu'il est élevé, indique que le MDDR est prêt à accepter une nouvelle transaction
DDR_AHB0_S_HWDATA[31:0]	IN	Données d'écriture AHBL - Écrire des données du maître de structure vers le MDDR

Interface de bus Fabric Master AHB1
Tableau 3-4 • Interface de bus Fabric Master AHB1

Nom du port	Direction	Description
DDR_AHB1_SHREADYOUT	DEHORS	Esclave AHBL prêt - Lorsqu'il est haut pour une écriture, le MDDR est prêt à accepter des données et lorsqu'il est haut pour une lecture, il indique que les données sont valides
DDR_AHB1_SHRESP	DEHORS	Statut de réponse AHBL - Lorsque le niveau est élevé à la fin d'une transaction, cela indique que la transaction s'est terminée avec des erreurs. Lorsqu'il est à l'état bas à la fin d'une transaction, cela indique que la transaction s'est terminée avec succès.
DDR_AHB1_SHRDATA[31:0]	DEHORS	Données de lecture AHBL - Lire les données de l'esclave MDDR vers le maître de matrice
DDR_AHB1_SHSEL	IN	Sélection de l'esclave AHBL - Lorsqu'il est affirmé, le MDDR est l'esclave AHBL actuellement sélectionné sur le bus AHB de la matrice
DDR_AHB1_SHADDR[31:0]	IN	Adresse AHBL - adresse d'octet sur l'interface AHBL
DDR_AHB1_SHBURST[2:0]	IN	Longueur de rafale AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Taille du transfert AHBL - Indique la taille du transfert en cours (transactions 8/16/32 octets uniquement)
DDR_AHB1_SHTRANS[1:0]	IN	Type de transfert AHBL – Indique le type de transfert de la transaction en cours
DDR_AHB1_SHMASTLOCK	IN	Verrou AHBL - Lorsqu'il est affirmé, le transfert actuel fait partie d'une transaction verrouillée
DDR_AHB1_SHWRITE	IN	Écriture AHBL – Lorsqu'elle est élevée, cela indique que la transaction en cours est une écriture. Lorsqu'il est bas, cela indique que la transaction en cours est une lecture.
DDR_AHB1_SHREADY	IN	AHBL prêt - Lorsqu'il est élevé, indique que le MDDR est prêt à accepter une nouvelle transaction
DDR_AHB1_SHWDATA[31:0]	IN	Données d'écriture AHBL - Écrire des données du maître de structure vers le MDDR

Interface de bus AXI en mode contrôleur de mémoire logicielle
Tableau 3-5 • Interface de bus AXI en mode contrôleur de mémoire logicielle

Nom du port	Direction	Description
SMC_AXI_M_WLAST	DEHORS	Ecrire en dernier
SMC_AXI_M_WVALID	DEHORS	Écrire valide
SMC_AXI_M_AWLEN[3:0]	DEHORS	Longueur de rafale
SMC_AXI_M_AWBURST[1:0]	DEHORS	Type de rafale
SMC_AXI_M_BREADY	DEHORS	Réponse prête
SMC_AXI_M_AWVALID	DEHORS	Adresse d'écriture valide
SMC_AXI_M_AWID[3:0]	DEHORS	Écrire l'identifiant de l'adresse
SMC_AXI_M_WDATA[63:0]	DEHORS	Écrire des données
SMC_AXI_M_ARVALID	DEHORS	Adresse de lecture valide
SMC_AXI_M_WID[3:0]	DEHORS	Écrire l'ID de données tag
SMC_AXI_M_WSTRB[7:0]	DEHORS	Écrire des stroboscopes
SMC_AXI_M_ARID[3:0]	DEHORS	Lire l'identifiant de l'adresse
SMC_AXI_M_ARADDR[31:0]	DEHORS	Lire l'adresse
SMC_AXI_M_ARLEN[3:0]	DEHORS	Longueur de rafale
SMC_AXI_M_ARSIZE[1:0]	DEHORS	Taille de rafale
SMC_AXI_M_ARBURST[1:0]	DEHORS	Type de rafale
SMC_AXI_M_AWADDR[31:0]	DEHORS	Adresse d'écriture
SMC_AXI_M_RREADY	DEHORS	Adresse de lecture prête
SMC_AXI_M_AWSIZE[1:0]	DEHORS	Taille de rafale
SMC_AXI_M_AWLOCK[1:0]	DEHORS	Type de verrouillage Ce signal fournit des informations supplémentaires sur les caractéristiques atomiques du transfert
SMC_AXI_M_ARLOCK[1:0]	DEHORS	Type de serrure
SMC_AXI_M_BID[3:0]	IN	ID de réponse
SMC_AXI_M_RID[3:0]	IN	Lire l'ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Lire la réponse
SMC_AXI_M_BRESP[1:0]	IN	Rédiger la réponse
SMC_AXI_M_AWREADY	IN	Adresse d'écriture prête
SMC_AXI_M_RDATA[63:0]	IN	Lire les données
SMC_AXI_M_WREADY	IN	Prêt à écrire
SMC_AXI_M_BVALID	IN	Écrire une réponse valide
SMC_AXI_M_ARREADY	IN	Adresse de lecture prête
SMC_AXI_M_RLAST	IN	Read Last Ce signal indique le dernier transfert dans une rafale de lecture
SMC_AXI_M_RVALID	IN	Lire valide

Interface de bus AHB0 en mode contrôleur de mémoire logicielle
Tableau 3-6 • Interface de bus AHB0 en mode contrôleur de mémoire logiciel

Nom du port	Direction	Description
SMC_AHB_M_HBURST[1:0]	DEHORS	Longueur de rafale AHBL
SMC_AHB_M_HTRANS[1:0]	DEHORS	Type de transfert AHBL – Indique le type de transfert de la transaction en cours.
SMC_AHB_M_HMASTLOCK	DEHORS	Verrou AHBL - Lorsqu'il est affirmé, le transfert actuel fait partie d'une transaction verrouillée
SMC_AHB_M_HWRITE	DEHORS	Écriture AHBL — Lorsqu'il est élevé, cela indique que la transaction en cours est une écriture. Lorsque bas indique que la transaction en cours est une lecture
SMC_AHB_M_HSIZE[1:0]	DEHORS	Taille du transfert AHBL - Indique la taille du transfert en cours (transactions 8/16/32 octets uniquement)
SMC_AHB_M_HWDATA[31:0]	DEHORS	Données d'écriture AHBL - Écrire des données du maître MSS vers le contrôleur de mémoire logicielle de matrice
SMC_AHB_M_HADDR[31:0]	DEHORS	Adresse AHBL - adresse d'octet sur l'interface AHBL
SMC_AHB_M_HRESP	IN	Statut de réponse AHBL - Lorsque le niveau est élevé à la fin d'une transaction, cela indique que la transaction s'est terminée avec des erreurs. Lorsqu'il est à l'état bas à la fin d'une transaction, cela indique que la transaction s'est terminée avec succès
SMC_AHB_M_HRDATA[31:0]	IN	Données de lecture AHBL - Lire les données du contrôleur de mémoire logicielle de la matrice vers le maître MSS
SMC_AHB_M_HREADY	IN	AHBL prêt - Haut indique que le bus AHBL est prêt à accepter une nouvelle transaction

Assistance produit

Microsemi SoC Products Group soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website, courrier électronique et bureaux de vente dans le monde entier. Cette annexe contient des informations sur la manière de contacter Microsemi SoC Products Group et d'utiliser ces services d'assistance.
Service client
Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations de mise à jour, le statut de la commande et l'autorisation.
Depuis l'Amérique du Nord, appelez le 800.262.1060
Depuis le reste du monde, appelez le 650.318.4460
Fax, de n'importe où dans le monde, 650.318.8044
Centre de support technique client
Microsemi SoC Products Group équipe son centre d'assistance technique à la clientèle d'ingénieurs hautement qualifiés qui peuvent vous aider à répondre à vos questions sur le matériel, les logiciels et la conception des produits Microsemi SoC. Le centre de support technique client passe beaucoup de temps à créer des notes d'application, des réponses aux questions courantes sur le cycle de conception, la documentation des problèmes connus et diverses FAQ. Alors, avant de nous contacter, veuillez consulter nos ressources en ligne. Il est fort probable que nous ayons déjà répondu à vos questions.
Assistance technique
Pour le support des produits Microsemi SoC, visitez http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Website
Vous pouvez parcourir une variété d'informations techniques et non techniques sur la page d'accueil du groupe de produits Microsemi SoC, à l'adresse www.microsemi.com/soc.
Contacter le centre de support technique client
Des ingénieurs hautement qualifiés font partie du personnel du centre de support technique. Le centre de support technique peut être contacté par e-mail ou via le groupe de produits Microsemi SoC website.
E-mail
Vous pouvez communiquer vos questions techniques à notre adresse e-mail et recevoir des réponses par e-mail, fax ou téléphone. De plus, si vous rencontrez des problèmes de conception, vous pouvez envoyer votre conception par e-mail files pour recevoir de l'aide. Nous surveillons constamment le compte de messagerie tout au long de la journée. Lorsque vous nous envoyez votre demande, assurez-vous d'inclure votre nom complet, le nom de votre entreprise et vos coordonnées pour un traitement efficace de votre demande.
L'adresse e-mail du support technique est soc_tech@microsemi.com.
Mes cas
Les clients de Microsemi SoC Products Group peuvent soumettre et suivre des cas techniques en ligne en accédant à Mes cas.
En dehors des États-Unis
Les clients ayant besoin d'assistance en dehors des fuseaux horaires américains peuvent contacter le support technique par e-mail (soc_tech@microsemi.com) ou contactez un bureau de vente local.
Visitez À propos de nous pour obtenir la liste des bureaux de vente et les contacts de l'entreprise.
Les listes des bureaux de vente sont disponibles sur www.microsemi.com/soc/company/contact/default.aspx.
Assistance technique ITAR
Pour une assistance technique sur les FPGA RH et RT qui sont réglementés par l'International Traffic in Arms Regulations (ITAR), contactez-nous via soc_tech_itar@microsemi.com. Sinon, dans Mes dossiers, sélectionnez Oui dans la liste déroulante ITAR. Pour une liste complète des FPGA Microsemi réglementés par ITAR, visitez le site ITAR web page.

À propos de Microsemi
Microsemi Corporation (Nasdaq : MSCC) propose un portefeuille complet de solutions de semi-conducteurs et de systèmes pour les marchés des communications, de la défense et de la sécurité, de l'aérospatiale et de l'industrie. Les produits comprennent des circuits intégrés à signaux mixtes analogiques hautes performances et résistants aux rayonnements, des FPGA, des SoC et des ASIC ; produits de gestion de l'alimentation ; dispositifs de chronométrage et de synchronisation et solutions de temps précis, établissant la norme mondiale en matière de temps ; dispositifs de traitement de la voix ; solutions RF ; composants discrets ; Solutions de stockage et de communication d'entreprise, technologies de sécurité et anti-tampeuh produits ; Solutions Ethernet ; Circuits intégrés et injecteurs Power-over-Ethernet ; ainsi que des capacités et des services de conception personnalisés. Microsemi a son siège social à Aliso Viejo, en Californie, et compte environ 4,800 XNUMX employés dans le monde. En savoir plus sur www.microsemi.com.
Microsemi n'offre aucune garantie, représentation ou garantie concernant les informations contenues dans ce document ou l'adéquation de ses produits et services à un usage particulier, et Microsemi n'assume aucune responsabilité quelle qu'elle soit découlant de l'application ou de l'utilisation de tout produit ou circuit. Les produits vendus ci-dessous et tous les autres produits vendus par Microsemi ont été soumis à des tests limités et ne doivent pas être utilisés avec des équipements ou des applications critiques. Toutes les spécifications de performance sont considérées comme fiables mais ne sont pas vérifiées, et l'Acheteur doit effectuer et compléter tous les tests de performance et autres des produits, seuls et avec, ou installés dans, tout produit final. L'acheteur ne doit pas se fier aux données et aux spécifications de performance ou aux paramètres fournis par Microsemi. Il est de la responsabilité de l'Acheteur de déterminer indépendamment l'adéquation de tout produit et de tester et de vérifier celui-ci. Les informations fournies par Microsemi ci-dessous sont fournies "telles quelles, où qu'elles soient" et avec tous les défauts, et l'intégralité du risque associé à ces informations incombe entièrement à l'Acheteur. Microsemi n'accorde, explicitement ou implicitement, à aucune partie des droits de brevet, des licences ou tout autre droit de propriété intellectuelle, que ce soit en ce qui concerne ces informations elles-mêmes ou tout ce qui est décrit par ces informations. Les informations fournies dans ce document sont la propriété de Microsemi, et Microsemi se réserve le droit d'apporter des modifications aux informations contenues dans ce document ou à tout produit et service à tout moment et sans préavis.

Siège social de Microsemi
Une entreprise, Aliso Viejo,
CA 92656 États-Unis
Aux États-Unis : +1 800-713-4113
Hors USA : +1 949-380-6100
Ventes : +1 949-380-6136
Télécopieur : +1 949-215-4996
E-mail: sales.support@microsemi.com

©2016 Microsemi Corporation. Tous les droits sont réservés. Microsemi et le logo Microsemi sont des marques déposées de Microsemi Corporation. Toutes les autres marques commerciales et marques de service sont la propriété de leurs propriétaires respectifs.

5-02-00377-5/11.16

Documents / Ressources

Configuration du contrôleur Microsemi SmartFusion2 MSS DDR [pdf] Guide de l'utilisateur Configuration du contrôleur SmartFusion2 MSS DDR, SmartFusion2 MSS, Configuration du contrôleur DDR, Configuration du contrôleur

Références

• Manuel d'utilisation