intel F-Tile CPRI PHY FPGA IP Design Example

Pika-aloitusopas

F-Tile CPRI PHY Intel® FPGA IP -ydin tarjoaa simulaatiotestipenkin ja laitteistosuunnittelun mm.ample, joka tukee kääntämistä ja laitteiston testausta. Kun luot suunnittelun esimample, parametrieditori luo automaattisesti files on tarpeen suunnittelun simuloimiseksi, kokoamiseksi ja testaamiseksi laitteistossa.
Intel tarjoaa myös vain kokoelman example projekti, jonka avulla voit nopeasti arvioida IP-ydinalueen ja ajoituksen.
F-Tile CPRI PHY Intel FPGA IP -ydin tarjoaa mahdollisuuden luoda suunnittelua esimamples kaikille tuetuille CPRI-kanavien lukumäärän ja CPRI-linjan bittinopeuden yhdistelmille. Testipenkki ja suunnittelu example tukee lukuisia F-Tile CPRI PHY Intel FPGA IP -ytimen parametriyhdistelmiä.

Kuva 1. Suunnittelun kehitysvaiheet Example

Aiheeseen liittyvät tiedot

• F-Tile CPRI PHY Intel FPGA IP -käyttöopas
  • Lisätietoja F-tile CPRI PHY IP:stä.
• F-Tile CPRI PHY Intel FPGA IP -julkaisutiedot
  • IP Release Notes luetteloi IP-muutokset tietyssä julkaisussa.

Laitteisto- ja ohjelmistovaatimukset

Testaamaan example design, käytä seuraavia laitteistoja ja ohjelmistoja:

• Intel Quartus® Prime Pro Edition -ohjelmisto
• Järjestelmäkonsoli
• Tuetut simulaattorit:
  • Synopsys* VCS*
  • Tiivistelmä VCS MX
  • Siemens* EDA ModelSim* SE tai Questa*— Questa-Intel FPGA Edition

Suunnittelun luominen

Kuva 2. Toimenpide

Kuva 3. Esimample Design-välilehti IP-parametrieditorissa

Intel Quartus Prime Pro Edition -projektin luominen:

1. Napsauta Intel Quartus Prime Pro Editionissa File ➤ Ohjattu uusi projekti luodaksesi uuden Quartus Prime -projektin tai File ➤ Avaa projekti avataksesi olemassa olevan Intel Quartus Prime -projektin. Ohjattu toiminto kehottaa sinua määrittämään laitteen.
2. Määritä laiteperhe Agilex (I-sarja) ja valitse laite, joka täyttää kaikki nämä vaatimukset:
   • Lähetin-vastaanotinlevy on F-laatta
   • Lähetin-vastaanottimen nopeusluokka on -1 tai -2
   • Ydinnopeusluokka on -1 tai -2 tai -3
3. Napsauta Valmis.

Seuraa näitä ohjeita luodaksesi F-Tile CPRI PHY Intel FPGA IP -laitteiston suunnittelu esimample ja testipenkki:

1. Etsi ja valitse IP-luettelosta F-Tile CPRI PHY Intel FPGA IP. Uusi IP-muunnelma -ikkuna tulee näkyviin.
2. Määritä ylätason nimi mukautettua IP-muunnelmaasi varten. Parametrieditori tallentaa IP-muunnelman asetukset kohtaan a file nimetty .ip.
3. Napsauta OK. Parametrieditori tulee näkyviin.
4. Määritä IP-välilehdellä parametrit IP-ydinmuunnelmallesi.
5. Example Suunnittelu-välilehti kohdassa Esimample Suunnittelu Files, valitse Simulointi-vaihtoehto luodaksesi testipenkki ja vain käännösprojekti. Valitse Synteesi-vaihtoehto luodaksesi laitteistosuunnittelun esimample. Sinun on valittava vähintään yksi Simulaatio- ja Synteesi-vaihtoehdoista luodaksesi mallin esimample.
6. ExampValitse Suunnittelu-välilehdeltä Luotu HDL-muoto -kohdasta Verilog HDL tai VHDL. Jos valitset VHDL:n, sinun on simuloitava testipenkki sekakielisen simulaattorin avulla. Testattava laite ex_ hakemisto on VHDL-malli, mutta tärkein testipenkki file on System Verilog file.
7. Napsauta Luo Example Design-painiketta. Valitse Example Design Directory -ikkuna tulee näkyviin.
8. Jos haluat muokata mallia esimample hakemistopolku tai nimi näytetyistä oletusasetuksista (cpriphy_ftile_0_example_design), selaa uuteen polkuun ja kirjoita uusi malli esimample hakemiston nimi (ample_dir>).

Hakemistorakenne

F-Tile CPRI PHY Intel FPGA IP -ydinsuunnittelu example file hakemistot sisältävät seuraavat luodut files suunnittelulle esimample.

Kuva 4. Luodun esimerkin hakemistorakenneample Suunnittelu

Taulukko 1. Testipenkki File Kuvaukset

File Nimet	Kuvaus
Key Testbench ja simulointi Files
<design_example_dir>/ esimample_testbench/basic_avl_tb_top.sv	Huipputason testipenkki file. Testipenkki instantoi DUT-kääreen ja suorittaa Verilog HDL -tehtäviä pakettien luomiseksi ja hyväksymiseksi.
<design_example_dir>/ esimample_testbench/ cpriphy_ftile_wrapper.sv	DUT-kääre, joka esittää DUT:n ja muut testipenkin komponentit.
Testbench-skriptit(1)
<design_example_dir>/ esimample_testbench/run_vsim.do	Siemens EDA ModelSim SE tai Questa tai Questa-Intel FPGA Edition -skripti testipenkin suorittamiseen.
<design_example_dir>/ esimample_testbench/run_vcs.sh	Synopsys VCS -komentosarja testipenkin suorittamiseksi.
<design_example_dir>/ esimample_testbench/run_vcsmx.sh	Synopsys VCS MX -skripti (yhdistetty Verilog HDL:n ja SystemVerilogin kanssa VHDL:n kanssa) testipenkin suorittamiseksi.

Ohita kaikki muut simulaattorin komentosarjatample_dir>/example_testbench/ kansio.

Taulukko 2. Laitteiston suunnittelu Esimample File Kuvaukset

File Nimet	Kuvaukset
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Intel Quartus Prime -projekti file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Intel Quartus Prime -projektiasetukset file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Synopsys suunnittelun rajoitukset files. Voit kopioida ja muokata näitä files omalle Intel Agilex™ -suunnittelullesi.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Huipputason Verilog HDL design example file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	DUT-kääre, joka esittää DUT:n ja muut testipenkin komponentit.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Main file Järjestelmäkonsoliin pääsyä varten.

Suunnittelun simulointi Example Testbench

Kuva 5. Toimenpide

Simuloi testipenkkiä noudattamalla näitä ohjeita:

1. Vaihda komentokehotteessa testipenkkisimulaatiohakemistoonample_dir>/example_testbench. CD /esimample_testbench
2. Suorita quartus_tlg luodulle projektille file: quartus_tlg cpriphy_ftile_hw
3. Suorita ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Suorita valitsemasi tuetun simulaattorin simulaatioskripti. Skripti kokoaa ja suorittaa simulaattorin testipenkin. Katso taulukko Vaiheet testipenkin simuloimiseksi.
5. Analysoi tulokset. Onnistunut testipenkki sai viisi hyperkehystä ja näyttää "PASSED".

Taulukko 3. Testbenchin simulointivaiheet Synopsys VCS* -simulaattorissa

Simulaattori	Ohjeet
VCS	Kirjoita komentoriville:
	sh run_vcs.sh
jatkui…

Simulaattori	Ohjeet
VCS MX	Kirjoita komentoriville:
	sh run_vcsmx.sh
ModelSim SE tai Questa tai Questa-Intel FPGA Edition	Kirjoita komentoriville:
	vsim -do run_vsim.do
	Jos haluat mieluummin simuloida ilman käyttöliittymää, kirjoita:
	vsim -c -do run_vsim.do

Seuraavat sample-lähtö havainnollistaa onnistuneen simulaation testiajon nopeudella 24.33024 Gbps neljällä CPRI-kanavalla:

Kokoelma-projektin kokoaminen

Kokoelman kokoamiseksi exampnoudata näitä vaiheita:

1. Varmista kokoelmasuunnittelu esimampsukupolvi on valmis.
2. Avaa Intel Quartus Prime Pro Edition -projekti Intel Quartus Prime Pro Edition -ohjelmistossaample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Napsauta Käsittely-valikosta Aloita käännös.
4. Onnistuneen kääntämisen jälkeen raportit ajoituksesta ja resurssien käytöstä ovat saatavilla Intel Quartus Prime Pro Edition -istunnossa.

Aiheeseen liittyvät tiedot
Lohkopohjaiset suunnitteluvirrat

Suunnittelun laatiminen ja konfigurointiample laitteistossa

Laitteiston suunnittelun kokoamiseksi esimample ja määritä se Intel Agilex -laitteessasi, noudata näitä ohjeita:

1. Varmista laitteiston suunnittelu esimampsukupolvi on valmis.
2. Avaa Intel Quartus Prime Pro Edition -ohjelmistossa Intel Quartus Prime -projektiample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Muokkaa .qsf-tiedostoa file määrittääksesi nastat laitteistosi perusteella.
4. Napsauta Käsittely-valikosta Aloita käännös.
5. Onnistuneen kokoamisen jälkeen .sof file on saatavilla sisäänample_dir>/hardware_test_design/output_files hakemistosta.

Ohjelmoi laitteistosuunnittelu esim. seuraamalla näitä ohjeitaample Intel Agilex -laitteessa:

• Liitä Intel Agilex I-sarjan lähetin-vastaanottimen signaalin eheyskehityspaketti isäntätietokoneeseen.
  Huomautus: Kehityssarja on esiohjelmoitu oletusarvoisesti oikealla kellotaajuudella. Sinun ei tarvitse käyttää Clock Control -sovellusta taajuuksien asettamiseen.
• Valitse Työkalut-valikosta Ohjelmoija.
• Napsauta Ohjelmoijassa Laitteiston asetukset.
• Valitse ohjelmointilaite.
• Varmista, että Mode-asetuksena on JTAG.
• Valitse Intel Agilex -laite ja napsauta Lisää laite. Ohjelmoija näyttää lohkokaavion kortillasi olevien laitteiden välisistä kytkennöistä.
• Valitse .sof-rivillä .sof-kohdan valintaruutu.
• Valitse Ohjelma/Määritä -sarakkeen valintaruutu.
• Napsauta Käynnistä.

Aiheeseen liittyvät tiedot

• Lohkopohjaiset suunnitteluvirrat
• Intel FPGA -laitteiden ohjelmointi
• Suunnitelmien analysointi ja virheenkorjaus järjestelmäkonsolilla

Laitteiston suunnittelun testaus Example

Kun olet kääntänyt F-Tile CPRI PHY Intel FPGA IP -ydinsuunnittelun esimample ja määritä se Intel Agilex -laitteessasi, voit käyttää järjestelmäkonsolia IP-ytimen ja sen PHY IP -ydinrekisterien ohjelmoimiseen.
Voit käynnistää järjestelmäkonsolin ja testata laitteiston suunnittelua esimample, noudata näitä ohjeita:

1. Laitesuunnittelun jälkeen mmample on määritetty Intel Agilex -laitteessa, valitse Intel Quartus Prime Pro Edition -ohjelmiston Työkalut-valikosta Järjestelmän virheenkorjaustyökalut ➤ Järjestelmäkonsoli.
2. Kirjoita Tcl-konsoli-ruutuun cd hwtest muuttaaksesi hakemistonample_dir>/hardware_test_design/hwtest_sl.
3. Kirjoita source main_script.tcl avataksesi yhteyden JTAG master ja aloita testi.

Suunnittelu esimample Kuvaus

Suunnittelu mmample esittelee F-Tile CPRI PHY Intel FPGA IP -ytimen perustoiminnot. Voit luoda mallin Example Design-välilehti F-Tile CPRI PHY Intel FPGA IP -parametrieditorissa.
Suunnittelun luomiseksi esimample, sinun on ensin asetettava parametriarvot IP-ydinmuunnelmalle, jonka aiot luoda lopputuotteessasi. Voit valita mallin luomisen esimampRS-FEC-ominaisuuden kanssa tai ilman. RS-FEC-ominaisuus on saatavilla 10.1376, 12.1651 ja 24.33024 Gbps CPRI-linjan bittinopeudella.
Taulukko 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI-linjan bittinopeus (Gbps)	RS-FEC-tuki	Viitekello (MHz)	Deterministinen latenssituki
1.2288	Ei	153.6	Kyllä
2.4576	Ei	153.6	Kyllä
3.072	Ei	153.6	Kyllä
4.9152	Ei	153.6	Kyllä
6.144	Ei	153.6	Kyllä
9.8304	Ei	153.6	Kyllä
10.1376	Kanssa ja ilman	184.32	Kyllä
12.1651	Kanssa ja ilman	184.32	Kyllä
24.33024	Kanssa ja ilman	184.32	Kyllä

Ominaisuudet

• Luo malli esimampRS-FEC-ominaisuudella
• Pakettien perustarkistusominaisuudet, mukaan lukien edestakaisen matkan latenssilaskenta

Simulaatiosuunnittelu esimample

F-Tile CPRI PHY Intel FPGA IP -suunnittelu example luo simulaatiotestipenkin ja simulaation files, joka ilmentää F-Tile CPRI PHY Intel FPGA IP -ytimen, kun valitset Simulaatio-vaihtoehdon.

Kuva 6. Lohkokaavio 10.1316, 12.1651 ja 24.33024 Gbps (RS-FEC:n kanssa ja ilman) linjanopeuksille

Kuva 7. Lohkokaavio 1.228, 2.4576, 3.072, 4.9152, 6.144 ja 9.8304 Gbps linjanopeudelle

Tässä mallissa mmample, simulaatiotestipenkki tarjoaa perustoiminnot, kuten käynnistyksen ja lukituksen odottamisen, lähettämisen ja vastaanottamisen.
Onnistunut testiajo näyttää tulosteen, joka vahvistaa seuraavan toiminnan:

1. Asiakaslogiikka nollaa IP-ytimen.
2. Asiakaslogiikka odottaa RX-tietopolun kohdistusta.
3. Asiakaslogiikka lähettää hyperkehyksiä TX MII -rajapinnassa ja odottaa viiden hyperkehyksen vastaanottamista RX MII -rajapinnalla. Hyperkehykset lähetetään ja vastaanotetaan MII-rajapinnalla CPRI v7.0 -spesifikaatioiden mukaisesti.
   Huomautus: 1.2, 2.4, 3, 4.9, 6.1 ja 9.8 Gbps linjanopeudelle kohdistavat CPRI-mallit käyttävät 8b/10b-liitäntää ja 10.1, 12.1 ja 24.3 Gbps (RS-FEC:n kanssa ja ilman) MII-liitäntää. Tämä malli example sisältää edestakaisen matkalaskurin, joka laskee edestakaisen matkan latenssin TX:stä RX:ään.
4. Asiakaslogiikka lukee edestakaisen matkan latenssiarvon ja tarkistaa hyperkehystietojen sisällön ja oikeellisuuden RX MII -puolella, kun laskuri on suorittanut edestakaisen matkan latenssilaskennan.

Aiheeseen liittyvät tiedot

• CPRI:n tekniset tiedot

Laitteiston suunnittelu esimample

Kuva 8. Hardware Design Example Lohkokaavio

 

Huom

1. CPRI-mallit 2.4/4.9/9.8 Gbps CPRI-linjanopeuksilla käyttävät 8b/10b-liitäntää ja kaikki muut CPRI-linjanopeudet käyttävät MII-liitäntää.
2. CPRI-mallit 2.4/4.9/9.8 Gbps CPRI-linjanopeuksilla tarvitsevat 153.6 MHz lähetin-vastaanottimen referenssikellon ja kaikki muut CPRI-linjanopeudet tarvitsevat 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP -ydinlaitteiston suunnittelu example sisältää seuraavat komponentit:

• F-Tile CPRI PHY Intel FPGA IP -ydin.
• Pakettiasiakaslogiikkalohko, joka luo ja vastaanottaa liikennettä.
• Edestakainen laskuri.
• IOPLL tuottaa sampling-kello determinististä latenssilogiikkaa varten IP:n sisällä ja edestakainen laskurikomponentti testipenkissä.
• System PLL luo järjestelmäkellot IP:lle.
• Avalon®-MM-osoitedekooderi, joka purkaa uudelleenkonfiguroinnin osoiteavaruuden CPRI-, lähetin-vastaanottimelle ja Ethernet-moduuleille uudelleenmääritysten yhteydessä.
• Lähteet ja anturit nollausten vahvistamiseen ja kellojen ja muutaman tilabitin valvontaan.
• JTAG ohjain, joka kommunikoi järjestelmäkonsolin kanssa. Viestit asiakaslogiikan kanssa System Consolen kautta.

Liitäntäsignaalit

Taulukko 5. Suunnittelu esimample Interface Signals

Signaali	Suunta	Kuvaus
ref_clk100MHz	Syöte	Tulokello CSR-käyttöä varten kaikissa uudelleenkonfigurointiliitännöissä. Aja 100 MHz:llä.
i_clk_ref[0]	Syöte	System PLL:n viitekello. Aja taajuudella 156.25 MHz.
i_clk_ref[1]	Syöte	Lähetin-vastaanottimen referenssikello. Aja klo • 153.6 MHz CPRI-linjanopeudelle 1.2, 2.4, 3, 4.9, 6.1 ja 9.8 Gbps. • 184.32 MHz CPRI-linjanopeuksille 10.1,12.1, 24.3 ja XNUMX Gbps RS-FEC:n kanssa ja ilman.
i_rx_serial[n]	Syöte	Lähetin-vastaanottimen PHY syöttää sarjatiedot.
o_tx_serial[n]	Lähtö	Lähetin-vastaanottimen PHY lähtö sarjatiedot.

Suunnittelu esimample Registers

Taulukko 6. Suunnittelu esimample Registers

Kanavan numero	Perusosoite (tavuosoite)	Rekisterin tyyppi
0	0x00000000	CPRI PHY Uudelleenmääritysrekisterit kanavalle 0
	0x00100000	Ethernet-uudelleenmääritysrekisterit kanavalle 0
	0x00200000	Lähetin-vastaanottimen uudelleenmääritysrekisterit kanavalle 0
1(2)	0x01000000	CPRI PHY Uudelleenmääritysrekisterit kanavalle 1
	0x01100000	Ethernet-uudelleenmääritysrekisterit kanavalle 1
	0x01200000	Lähetin-vastaanottimen uudelleenmääritysrekisterit kanavalle 1
2(2)	0x02000000	CPRI PHY Uudelleenmääritysrekisterit kanavalle 2
	0x02100000	Ethernet-uudelleenmääritysrekisterit kanavalle 2
	0x02200000	Lähetin-vastaanottimen uudelleenmääritysrekisterit kanavalle 2
jatkui…

Kanavan numero	Perusosoite (tavuosoite)	Rekisterin tyyppi
3(2)	0x03000000	CPRI PHY Uudelleenmääritysrekisterit kanavalle 3
	0x03100000	Ethernet-uudelleenmääritysrekisterit kanavalle 3
	0x03200000	Lähetin-vastaanottimen uudelleenmääritysrekisterit kanavalle 3

Nämä rekisterit on varattu, jos kanavaa ei käytetä.

F-Tile CPRI PHY Intel FPGA IP Design Example Käyttöopas Arkistot

Jos IP-ydinversiota ei ole luettelossa, sovelletaan edellisen IP-ydinversion käyttöopasta.

Intel Quartus Prime -versio	IP Core -versio	Käyttöopas
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Käyttöopas

Asiakirjan versiohistoria F-Tile CPRI PHY Intel FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2021.10.04	21.3	3.0.0	Lisätty tuki uusille simulaattoreille osiossa: Laitteisto- ja ohjelmistovaatimukset. Päivitetyt vaiheet osiossa: Suunnittelun simulointi Example Testbench. Päivitetty seuraavat osiot uusilla linjanopeustiedoilla: Suunnittelu esimample Kuvaus Simulaatiosuunnittelu esimample Liitäntäsignaalit Päivitetty osoite osioon: Suunnittelu esimample Registers.
2021.06.21	21.2	2.0.0	Alkuperäinen julkaisu.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.
*Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.

Asiakirjat / Resurssit

intel F-Tile CPRI PHY FPGA IP Design Example [pdfKäyttöopas F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP-suunnittelu

Viitteet

• Käyttöopas