intel F-Tile CPRI PHY FPGA IP Design Example
Udhëzues për fillimin e shpejtë
Bërthama IP F-Tile CPRI PHY Intel® FPGA ofron një panel testimi simulues dhe dizajn harduerëshample që mbështet kompilimin dhe testimin e harduerit. Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer.
Intel gjithashtu ofron një shembull vetëm për përpilimampprojektin që mund ta përdorni për të vlerësuar shpejt zonën bazë dhe kohën e IP-së.
Bërthama IP F-Tile CPRI PHY Intel FPGA ofron aftësinë e gjenerimit të dizajnit examples për të gjitha kombinimet e mbështetura të numrit të kanaleve CPRI dhe shpejtësive të biteve të linjës CPRI. Tabela e provës dhe dizajni p.shampmbështet kombinime të shumta parametrash të bërthamës IP F-Tile CPRI PHY Intel FPGA.
Figura 1. Hapat e zhvillimit për projektimin Shembample
Informacione të Përafërta
- Udhëzues përdoruesi F-Tile CPRI PHY Intel FPGA IP
- Për informacion të detajuar mbi F-pllakë CPRI PHY IP.
- Shënime të lëshimit të F-Tile CPRI PHY Intel FPGA IP
- Shënimet e lëshimit të IP listojnë ndryshimet e IP në një version të caktuar.
Kërkesat e harduerit dhe softuerit
Për të testuar ishampnë dizajn, përdorni harduerin dhe softuerin e mëposhtëm:
- Softueri Intel Quartus® Prime Pro Edition
- Konsola e sistemit
- Simulatorët e mbështetur:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE ose Questa*— Questa-Intel FPGA Edition
Gjenerimi i Dizajnit
Figura 2. Procedura
Figura 3. ShembampSkeda e Dizajnit në Redaktuesin e Parametrave IP
Për të krijuar një projekt Intel Quartus Prime Pro Edition:
- Në versionin Intel Quartus Prime Pro, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Quartus Prime, ose File ➤ Hapni Projektin për të hapur një projekt ekzistues Intel Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje.
- Specifikoni familjen e pajisjes Agilex (seri I) dhe zgjidhni një pajisje që plotëson të gjitha këto kërkesa:
- Pllaka e transmetuesit është F-tjegull
- Shkalla e shpejtësisë së transmetuesit është -1 ose -2
- Shkalla e shpejtësisë bazë është -1 ose -2 ose -3
- Klikoni Finish.
Ndiqni këto hapa për të gjeneruar dizajnin e harduerit F-Tile CPRI PHY Intel FPGA IP p.shample dhe testbench:
- Në Katalogun IP, gjeni dhe zgjidhni F-Tile CPRI PHY Intel FPGA IP. Shfaqet dritarja New IP Variation.
- Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
- Klikoni OK. Shfaqet redaktori i parametrave.
- Në skedën IP, specifikoni parametrat për ndryshimin e bazës së IP-së tuaj.
- Në ishample Skeda Design, nën Shembample Dizajni Files, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit dhe projektin vetëm për përpilim. Zgjidhni opsionin Sintezë për të gjeneruar dizajnin e harduerit p.shample. Ju duhet të zgjidhni të paktën një nga opsionet e Simulimit dhe Sintezës për të gjeneruar modelin example.
- Në ishampnë skedën Dizajn, nën Formati i gjeneruar HDL, zgjidhni Verilog HDL ose VHDL. Nëse zgjidhni VHDL, duhet të simuloni panelin e testimit me një simulator në gjuhë të përzier. Pajisja në provë në ish_ drejtoria është një model VHDL, por paneli kryesor i testimit file është një System Verilog file.
- Klikoni Generate Exampbutoni i projektimit. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
- Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (cpriphy_ftile_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë (ample_dir>).
Struktura e Drejtorisë
Dizajni kryesor i F-Tile CPRI PHY Intel FPGA IP example file direktoriumet përmbajnë gjenerimin e mëposhtëm files për dizajnin p.shample.
Figura 4. Struktura e Drejtorisë së Eksample Dizajni
Tabela 1. Tavolina e provës File Përshkrimet
| File Emrat | Përshkrimi |
| Tabela kryesore e testimit dhe simulimi Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Tavolinë testimi të nivelit të lartë file. Tabela e testimit instancon mbështjellësin DUT dhe ekzekuton detyrat Verilog HDL për të gjeneruar dhe pranuar paketa. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | Mbështjellës DUT që prezanton DUT dhe përbërës të tjerë të panelit të testimit. |
| Skriptet e testit (1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Skripti Siemens EDA ModelSim SE ose Questa ose Questa-Intel FPGA Edition për të ekzekutuar panelin e testimit. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Skripti Synopsys VCS për të ekzekutuar panelin e testimit. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Skripti Synopsys VCS MX (i kombinuar Verilog HDL dhe SystemVerilog me VHDL) për të ekzekutuar panelin e testimit. |
Injoroni çdo skript tjetër simulator nëample_dir>/example_testbench/ dosje.
Tabela 2. Dizajni i harduerit Shembample File Përshkrimet
| File Emrat | Përshkrimet |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Projekti Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Cilësimi i projektit Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Kufizimet e dizajnit të Synopsys files. Ju mund t'i kopjoni dhe modifikoni këto files për dizajnin tuaj Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Dizajni i nivelit të lartë Verilog HDL p.shample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Mbështjellës DUT që prezanton DUT dhe përbërës të tjerë të panelit të testimit. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Kryesor file për të hyrë në panelin e sistemit. |
Simulimi i Dizajnit Example Testbench
Figura 5. Procedura
Ndiqni këto hapa për të simuluar panelin e testimit:
- Në vijën e komandës, kaloni në drejtorinë e simulimit të testbenchample_dir>/example_testbench. cd /pshample_testbench
- Ekzekutoni quartus_tlg në projektin e krijuar file: quartus_tlg cpriphy_ftile_hw
- Ekzekutoni ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator. Referojuni tabelës Hapat për të simuluar panelin e testimit.
- Analizoni rezultatet. Tabela e suksesshme e testimit mori pesë hiperkorniza dhe shfaq "KALUAR".
Tabela 3. Hapat për të simuluar panelin e testimit në Simulatorin Synopsys VCS*
| Simulator | Udhëzimet | |
| VCS | Në vijën e komandës, shkruani: | |
| sh run_vcs.sh | ||
| vazhdoi… | ||
| Simulator | Udhëzimet | |
| VCS MX | Në vijën e komandës, shkruani: | |
| sh run_vcsmx.sh | ||
| ModelSim SE ose Questa ose Questa-Intel FPGA Edition | Në vijën e komandës, shkruani: | |
| vsim -do run_vsim.bëj | ||
| Nëse preferoni të simuloni pa ngritur GUI, shkruani: | ||
| vsim -c -do run_vsim.bëj | ||
Në vijim sampprodhimi le ilustron një ekzekutim të suksesshëm të testimit të simulimit për 24.33024 Gbps me 4 kanale CPRI:
Përpilimi i projektit vetëm për përpilim
Për të përpiluar vetëm përpilimin p.shampnë projekt, ndiqni këto hapa:
- Sigurohuni që dizajni i përpilimit p.shampgjenerata është e plotë.
- Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Në menynë Processing, klikoni Start Compilation.
- Pas përpilimit të suksesshëm, raportet për kohën dhe përdorimin e burimeve janë të disponueshme në sesionin tuaj Intel Quartus Prime Pro Edition.
Informacione të Përafërta
Rrjedhat e projektimit të bazuara në bllok
Përpilimi dhe konfigurimi i Dizajnit Example në Hardware
Për të përpiluar dizajnin e harduerit p.shampdhe konfiguroni atë në pajisjen tuaj Intel Agilex, ndiqni këto hapa:
- Siguroni dizajnin e harduerit p.shampgjenerata është e plotë.
- Në softuerin Intel Quartus Prime Pro Edition, hapni projektin Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Redaktoni .qsf file për të caktuar kunjat bazuar në harduerin tuaj.
- Në menynë Processing, klikoni Start Compilation.
- Pas përpilimit të suksesshëm, një .sof file është në dispozicion nëample_dir>/hardware_test_design/output_filedrejtoria s.
Ndiqni këto hapa për të programuar dizajnin e harduerit p.shample në pajisjen Intel Agilex:
- Lidhni kompletin e zhvillimit të integritetit të sinjalit të transmetuesit të serisë Intel Agilex I me kompjuterin pritës.
Shënim: Kompleti i zhvillimit është i paraprogramuar me frekuencat e sakta të orës si parazgjedhje. Nuk keni nevojë të përdorni aplikacionin Clock Control për të vendosur frekuencat. - Në menunë Tools, klikoni Programmer.
- Në Programues, klikoni "Konfigurimi i harduerit".
- Zgjidhni një pajisje programimi.
- Sigurohuni që Mode është vendosur në JTAG.
- Zgjidhni pajisjen Intel Agilex dhe klikoni Shto pajisje. Programuesi shfaq një diagram bllok të lidhjeve midis pajisjeve në bordin tuaj.
- Në rreshtin me .sof tuaj, kontrolloni kutinë për .sof.
- Kontrolloni kutinë në kolonën Program/Konfiguro.
- Klikoni Start.
Informacione të Përafërta
- Rrjedhat e projektimit të bazuara në bllok
- Programimi i pajisjeve Intel FPGA
- Analizimi dhe korrigjimi i dizajneve me panelin e sistemit
Testimi i dizajnit të harduerit P.shample
Pasi të keni përpiluar modelin bazë të F-Tile CPRI PHY Intel FPGA IP exampPër ta konfiguruar atë në pajisjen tuaj Intel Agilex, mund të përdorni panelin e sistemit për të programuar bërthamën IP dhe regjistrat e saj të bërthamës PHY IP.
Për të aktivizuar panelin e sistemit dhe për të testuar dizajnin e harduerit p.shample, ndiqni këto hapa:
- Pas dizajnit të harduerit p.shampështë konfiguruar në pajisjen Intel Agilex, në softuerin Intel Quartus Prime Pro Edition, në menynë Tools, klikoni System Debugging Tools ➤ System Console.
- Në panelin e Tcl Console, shkruani cd hwtest për të ndryshuar direktorinëample_dir>/hardware_test_design/hwtest_sl.
- Shkruani burimin main_script.tcl për të hapur një lidhje me JTAG zotëroni dhe filloni testin.
Dizajni p.shample Përshkrimi
Dizajni p.shample demonstron funksionalitetin bazë të bërthamës IP F-Tile CPRI PHY Intel FPGA. Ju mund të gjeneroni dizajnin nga ExampLe Skeda Design në redaktuesin e parametrave IP F-Tile CPRI PHY Intel FPGA.
Për të gjeneruar dizajnin p.shampSë pari, duhet të vendosni vlerat e parametrave për variacionin bazë të IP që synoni të gjeneroni në produktin tuaj përfundimtar. Ju mund të zgjidhni të gjeneroni dizajnin p.shampme ose pa veçorinë RS-FEC. Karakteristika RS-FEC është e disponueshme me shpejtësi bit 10.1376, 12.1651 dhe 24.33024 Gbps CPRI.
Tabela 4. Matrica e veçorive F-Tile CPRI PHY Intel FPGA IP Core
| Shpejtësia e bitit të linjës CPRI (Gbps) | Mbështetje RS-FEC | Ora e referencës (MHz) | Mbështetja përcaktuese e vonesës |
| 1.2288 | Nr | 153.6 | po |
| 2.4576 | Nr | 153.6 | po |
| 3.072 | Nr | 153.6 | po |
| 4.9152 | Nr | 153.6 | po |
| 6.144 | Nr | 153.6 | po |
| 9.8304 | Nr | 153.6 | po |
| 10.1376 | Me dhe Pa | 184.32 | po |
| 12.1651 | Me dhe Pa | 184.32 | po |
| 24.33024 | Me dhe Pa | 184.32 | po |
Veçoritë
- Gjeneroni dizajnin p.shample me veçori RS-FEC
- Aftësitë bazë të kontrollit të paketave duke përfshirë numërimin e vonesës së udhëtimit vajtje-ardhje
Projektimi i simulimit P.shample
Dizajni F-Tile CPRI PHY Intel FPGA IP example gjeneron një panel testimi dhe simulim simulimi files që prezanton bërthamën IP F-Tile CPRI PHY Intel FPGA kur zgjidhni opsionin Simulimi.
Figura 6. Diagrami bllokues për tarifat e linjës 10.1316, 12.1651 dhe 24.33024 Gbps (me dhe pa RS-FEC)
Figura 7. Diagrami bllokues për shpejtësinë e linjës 1.228, 2.4576, 3.072, 4.9152, 6.144 dhe 9.8304 Gbps
Në këtë dizajn, p.shampLe, paneli i testimit të simulimit ofron funksionalitete bazë si fillimi dhe pritja për bllokimin, transmetimin dhe marrjen e paketave.
Ekzekutimi i suksesshëm i provës shfaq daljen që konfirmon sjelljen e mëposhtme:
- Logjika e klientit rivendos thelbin e IP-së.
- Logjika e klientit pret për shtrirjen e të dhënave RX.
- Logjika e klientit transmeton hiperkorniza në ndërfaqen TX MII dhe pret që pesë hiperkorniza të merren në ndërfaqen RX MII. Hiperkornizat transmetohen dhe merren në ndërfaqen MII sipas specifikimeve CPRI v7.0.
Shënim: Modelet CPRI që synojnë shpejtësinë e linjës 1.2, 2.4, 3, 4.9, 6.1 dhe 9.8 Gbps përdorin ndërfaqen 8b/10b dhe modelet që synojnë 10.1, 12.1 dhe 24.3 Gbps (me dhe pa RS-FEC) përdorin ndërfaqen MII. Ky dizajn p.shample përfshin një numërues udhëtimi vajtje-ardhje për të numëruar vonesën e udhëtimit vajtje-ardhje nga TX në RX. - Logjika e klientit lexon vlerën e vonesës së udhëtimit vajtje-ardhje dhe kontrollon përmbajtjen dhe korrektësinë e të dhënave të hiperkornizave në anën RX MII sapo numëruesi të përfundojë numërimin e vonesës së udhëtimit vajtje-ardhje.
Informacione të Përafërta
- Specifikimet e CPRI
Hardware Design Example
Figura 8. Dizajni i harduerit Shembample Blloqe Diagrami
Shënim
- Modelet CPRI me shpejtësi të linjës CPRI 2.4/4.9/9.8 Gbps përdorin ndërfaqen 8b/10b dhe të gjitha modelet e tjera të tarifave të linjës CPRI përdorin ndërfaqen MII.
- Modelet CPRI me shpejtësi të linjës 2.4/4.9/9.8 Gbps CPRI kanë nevojë për orë referimi të transmetuesit 153.6 MHz dhe të gjitha shpejtësitë e tjera të linjës CPRI kanë nevojë për 184.32 MHz.
Dizajni kryesor i harduerit F-Tile CPRI PHY Intel FPGA IP example përfshin komponentët e mëposhtëm:
- F-Tile CPRI PHY Bërthama IP e Intel FPGA.
- Blloku logjik i klientit të paketave që gjeneron dhe merr trafik.
- Banak vajtje-ardhje.
- IOPLL për të gjeneruar samporë ling për logjikën përcaktuese të vonesës brenda IP-së dhe komponentin numërues të udhëtimit vajtje-ardhje në panelin e testimit.
- Sistemi PLL për të gjeneruar orë të sistemit për IP.
- Dekoder adresash Avalon®-MM për të deshifruar hapësirën e adresave të rikonfigurimit për modulet CPRI, Transmetues dhe Ethernet gjatë akseseve të rikonfigurimit.
- Burimet dhe sondat për pohimin e rivendosjeve dhe monitorimin e orëve dhe disa bit statusi.
- JTAG kontrollues që komunikon me panelin e sistemit. Ju komunikoni me logjikën e klientit përmes System Console.
Sinjalet e ndërfaqes
Tabela 5. Dizajni Shemample Sinjalet e Ndërfaqes
| Sinjali | Drejtimi | Përshkrimi |
| ref_clk100 MHz | Input | Ora hyrëse për akses CSR në të gjitha ndërfaqet e rikonfigurimit. Drejtoni në 100 MHz. |
| i_clk_ref[0] | Input | Ora e referencës për Sistemin PLL. Drejtoni në 156.25 MHz. |
| i_clk_ref[1] | Input | Ora e referencës së transmetuesit. Udhëtoni në
• 153.6 MHz për shpejtësinë e linjës CPRI 1.2, 2.4, 3, 4.9, 6.1 dhe 9.8 Gbps. • 184.32 MHz për shpejtësitë e linjës CPRI 10.1,12.1, 24.3 dhe XNUMX Gbps me dhe pa RS-FEC. |
| i_rx_serial[n] | Input | Transmetuesi PHY fut të dhënat serike. |
| o_tx_serial[n] | Prodhimi | Transmetuesi PHY nxjerr të dhëna serike. |
Dizajni p.shample Regjistrat
Tabela 6. Dizajni Shemample Regjistrat
| Numri i kanalit | Adresa bazë (Adresa Bajt) | Lloji i Regjistrit |
|
0 |
0x00000000 | Regjistrimet e rikonfigurimit CPRI PHY për Kanalin 0 |
| 0x00100000 | Regjistrimet e rikonfigurimit të Ethernetit për Kanalin 0 | |
| 0x00200000 | Regjistrimet e rikonfigurimit të transmetuesit për Kanalin 0 | |
|
1(2) |
0x01000000 | Regjistrimet e rikonfigurimit CPRI PHY për Kanalin 1 |
| 0x01100000 | Regjistrimet e rikonfigurimit të Ethernetit për Kanalin 1 | |
| 0x01200000 | Regjistrimet e rikonfigurimit të transmetuesit për Kanalin 1 | |
|
2(2) |
0x02000000 | Regjistrimet e rikonfigurimit CPRI PHY për Kanalin 2 |
| 0x02100000 | Regjistrimet e rikonfigurimit të Ethernetit për Kanalin 2 | |
| 0x02200000 | Regjistrimet e rikonfigurimit të transmetuesit për Kanalin 2 | |
| vazhdoi… | ||
| Numri i kanalit | Adresa bazë (Adresa Bajt) | Lloji i Regjistrit |
|
3(2) |
0x03000000 | Regjistrimet e rikonfigurimit CPRI PHY për Kanalin 3 |
| 0x03100000 | Regjistrimet e rikonfigurimit të Ethernetit për Kanalin 3 | |
| 0x03200000 | Regjistrimet e rikonfigurimit të transmetuesit për Kanalin 3 |
Këto regjistra janë të rezervuar nëse kanali nuk përdoret.
F-Tile CPRI PHY Intel FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.
| Versioni i Intel Quartus Prime | Versioni Core IP | Udhëzues përdorimi |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit |
Historia e rishikimit të dokumentit për F-Tile CPRI PHY Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit
| Versioni i dokumentit | Versioni i Intel Quartus Prime | Versioni IP | Ndryshimet |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Lëshimi fillestar. |
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
Dokumentet / Burimet
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdfUdhëzuesi i përdoruesit F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, Projektimi IP |
