intel F-Tile CPRI PHY FPGA IP Design Halample
Gabay sa Mabilis na Pagsisimula
Ang F-Tile CPRI PHY Intel® FPGA IP core ay nagbibigay ng simulation testbench at hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware.
Nagbibigay din ang Intel ng compilation-only exampAng proyekto na magagamit mo upang mabilis na matantya ang lugar at timing ng IP core.
Ang F-Tile CPRI PHY Intel FPGA IP core ay nagbibigay ng kakayahan sa pagbuo ng disenyo halamples para sa lahat ng sinusuportahang kumbinasyon ng bilang ng mga channel ng CPRI at mga rate ng bit ng linya ng CPRI. Ang testbench at disenyo halampSinusuportahan ko ang maraming kumbinasyon ng parameter ng F-Tile CPRI PHY Intel FPGA IP core.
Figure 1. Mga Hakbang sa Pagbuo para sa Disenyo Halample
Kaugnay na Impormasyon
- F-Tile CPRI PHY Intel FPGA IP User Guide
- Para sa detalyadong impormasyon sa F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP Release Notes
- Ang IP Release Notes ay naglilista ng mga pagbabago sa IP sa isang partikular na release.
Mga Kinakailangan sa Hardware at Software
Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:
- Intel Quartus® Prime Pro Edition software
- System console
- Mga Sinusuportahang Simulator:
- Mga Synopsy* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE o Questa*— Questa-Intel FPGA Edition
Pagbuo ng Disenyo
Larawan 2. Pamamaraan
Larawan 3. Halample Design Tab sa IP Parameter Editor
Upang lumikha ng proyekto ng Intel Quartus Prime Pro Edition:
- Sa Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Quartus Prime, o File ➤ Buksan ang Proyekto para magbukas ng kasalukuyang proyekto ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
- Tukuyin ang pamilya ng device na Agilex (I-series) at pumili ng device na nakakatugon sa lahat ng kinakailangang ito:
- Ang tile ng transceiver ay F-tile
- Ang grado ng bilis ng transceiver ay -1 o -2
- Ang grado ng core ng bilis ay -1 o -2 o -3
- I-click ang Tapos na.
Sundin ang mga hakbang na ito upang buuin ang F-Tile CPRI PHY Intel FPGA IP na disenyo ng hardware halample at testbench:
- Sa IP Catalog, hanapin at piliin ang F-Tile CPRI PHY Intel FPGA IP. Lumilitaw ang window ng Bagong Variation ng IP.
- Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
- I-click ang OK. Lumilitaw ang editor ng parameter.
- Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
- Sa Examptab na Disenyo, sa ilalim ng Halample Disenyo Files, piliin ang opsyong Simulation para buuin ang testbench at ang compilation-only na proyekto. Piliin ang opsyong Synthesis para buuin ang disenyo ng hardware halample. Dapat kang pumili ng hindi bababa sa isa sa mga opsyon sa Simulation at Synthesis upang mabuo ang disenyo halample.
- Sa Example Design tab, sa ilalim ng Generated HDL Format, piliin ang Verilog HDL o VHDL. Kung pipiliin mo ang VHDL, dapat mong gayahin ang testbench gamit ang isang mixed-language simulator. Ang device na nasa ilalim ng pagsubok sa ex_ ang direktoryo ay isang modelo ng VHDL, ngunit ang pangunahing testbench file ay isang System Verilog file.
- I-click ang Bumuo ng Halampang pindutan ng Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
- Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (cpriphy_ftile_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo (ample_dir>).
Istruktura ng Direktoryo
Ang F-Tile CPRI PHY Intel FPGA IP core design halample file ang mga direktoryo ay naglalaman ng sumusunod na nabuo files para sa disenyo halample.
Larawan 4. Istruktura ng Direktoryo ng Binuo Halample Disenyo
Talahanayan 1. Testbench File Mga paglalarawan
| File Mga pangalan | Paglalarawan |
| Pangunahing Testbench at Simulation Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Nangungunang antas ng testbench file. Ginagawa ng testbench ang DUT wrapper at nagpapatakbo ng mga gawain ng Verilog HDL upang bumuo at tumanggap ng mga packet. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT wrapper na nagpapalabas ng DUT at iba pang bahagi ng testbench. |
| Mga Testbench Script(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Ang Siemens EDA ModelSim SE o Questa o Questa-Intel FPGA Edition script upang patakbuhin ang testbench. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Ang script ng Synopsys VCS upang patakbuhin ang testbench. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Ang Synopsys VCS MX script (pinagsama ang Verilog HDL at SystemVerilog na may VHDL) upang patakbuhin ang testbench. |
Huwag pansinin ang anumang iba pang script ng simulator saample_dir>/example_testbench/ folder.
Talahanayan 2. Disenyo ng Hardware Halample File Mga paglalarawan
| File Mga pangalan | Mga paglalarawan |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Proyekto ng Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Setting ng proyekto ng Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Mga Limitasyon sa Disenyo ng Synopsys files. Maaari mong kopyahin at baguhin ang mga ito filepara sa sarili mong disenyo ng Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Nangungunang antas ng disenyo ng Verilog HDL halample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT wrapper na nagpapalabas ng DUT at iba pang bahagi ng testbench. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Pangunahing file para sa pag-access sa System Console. |
Pagtulad sa Disenyo Halampang Testbench
Larawan 5. Pamamaraan
Sundin ang mga hakbang na ito para gayahin ang testbench:
- Sa command prompt, lumipat sa testbench simulation directoryample_dir>/example_testbench. cd /halample_testbench
- Patakbuhin ang quartus_tlg sa nabuong proyekto file: quartus_tlg cpriphy_ftile_hw
- Patakbuhin ang ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Sumangguni sa talahanayan Mga Hakbang sa Gayahin ang Testbench.
- Pag-aralan ang mga resulta. Ang matagumpay na testbench ay nakatanggap ng limang hyperframe, at ipinapakita ang "PASSED".
Talahanayan 3. Mga Hakbang para Gayahin ang Testbench sa Synopsys VCS* Simulator
| Simulator | Mga tagubilin | |
| VCS | Sa command line, i-type ang: | |
| sh run_vcs.sh | ||
| nagpatuloy... | ||
| Simulator | Mga tagubilin | |
| VCS MX | Sa command line, i-type ang: | |
| sh run_vcsmx.sh | ||
| ModelSim SE o Questa o Questa-Intel FPGA Edition | Sa command line, i-type ang: | |
| vsim -do run_vsim.do | ||
| Kung mas gusto mong gayahin nang hindi inilalabas ang GUI, i-type ang: | ||
| vsim -c -do run_vsim.do | ||
Ang mga sumusunod na sampAng output ay naglalarawan ng matagumpay na simulation test run para sa 24.33024 Gbps na may 4 na CPRI channel:
Kino-compile ang Compilation-Only Project
Upang i-compile ang compilation-only exampsa proyekto, sundin ang mga hakbang na ito:
- Tiyakin ang disenyo ng compilation halampkumpleto na ang henerasyon.
- Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Sa menu ng Pagproseso, i-click ang Start Compilation.
- Pagkatapos ng matagumpay na pagsasama-sama, ang mga ulat para sa timing at para sa paggamit ng mapagkukunan ay available sa iyong session ng Intel Quartus Prime Pro Edition.
Kaugnay na Impormasyon
Mga Daloy ng Disenyo na Nakabatay sa Block
Pag-compile at Pag-configure ng Disenyo Halampsa Hardware
Upang i-compile ang disenyo ng hardware halample at i-configure ito sa iyong Intel Agilex device, sundin ang mga hakbang na ito:
- Tiyaking disenyo ng hardware halampkumpleto na ang henerasyon.
- Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- I-edit ang .qsf file upang magtalaga ng mga pin batay sa iyong hardware.
- Sa menu ng Pagproseso, i-click ang Start Compilation.
- Pagkatapos ng matagumpay na compilation, isang .sof file ay magagamit saample_dir>/hardware_test_design/output_files direktoryo.
Sundin ang mga hakbang na ito upang i-program ang disenyo ng hardware halampsa Intel Agilex device:
- Ikonekta ang Intel Agilex I-series Transceiver Signal Integrity Development Kit sa host computer.
Tandaan: Ang development kit ay na-preprogram nang may tamang mga frequency ng orasan bilang default. Hindi mo kailangang gamitin ang Clock Control na application upang itakda ang mga frequency. - Sa Tools menu, i-click ang Programmer.
- Sa Programmer, i-click ang Hardware Setup.
- Pumili ng isang programming device.
- Tiyaking nakatakda ang Mode sa JTAG.
- Piliin ang Intel Agilex device at i-click ang Add Device. Nagpapakita ang Programmer ng block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
- Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
- Lagyan ng check ang kahon sa hanay ng Program/Configure.
- I-click ang Start.
Kaugnay na Impormasyon
- Mga Daloy ng Disenyo na Nakabatay sa Block
- Pagprograma ng mga Intel FPGA Device
- Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console
Pagsubok sa Disenyo ng Hardware Halample
Pagkatapos mong i-compile ang F-Tile CPRI PHY Intel FPGA IP core design halampat i-configure ito sa iyong Intel Agilex device, maaari mong gamitin ang System Console para i-program ang IP core at ang PHY IP core registers nito.
Upang i-on ang System Console at subukan ang disenyo ng hardware halample, sundin ang mga hakbang na ito:
- Pagkatapos ng hardware design exampNaka-configure ang le sa Intel Agilex device, sa Intel Quartus Prime Pro Edition software, sa Tools menu, i-click ang System Debugging Tools ➤ System Console.
- Sa pane ng Tcl Console, i-type ang cd hwtest para palitan ang direktoryoample_dir>/hardware_test_design/hwtest_sl.
- I-type ang source main_script.tcl para magbukas ng koneksyon sa JTAG master at simulan ang pagsusulit.
Disenyo Halample Paglalarawan
Ang disenyo exampIpinapakita ng le ang pangunahing pag-andar ng F-Tile CPRI PHY Intel FPGA IP core. Maaari kang bumuo ng disenyo mula sa Example Design tab sa F-Tile CPRI PHY Intel FPGA IP parameter editor.
Upang makabuo ng disenyo halampSa gayon, kailangan mo munang itakda ang mga halaga ng parameter para sa pagkakaiba-iba ng IP core na balak mong buuin sa iyong end product. Maaari mong piliing bumuo ng disenyo halampmayroon man o wala ang tampok na RS-FEC. Ang tampok na RS-FEC ay magagamit sa 10.1376, 12.1651 at 24.33024 Gbps CPRI line bit rate.
Talahanayan 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI Line Bit Rate (Gbps) | Suporta sa RS-FEC | Reference Clock (MHz) | Deterministic Latency Support |
| 1.2288 | Hindi | 153.6 | Oo |
| 2.4576 | Hindi | 153.6 | Oo |
| 3.072 | Hindi | 153.6 | Oo |
| 4.9152 | Hindi | 153.6 | Oo |
| 6.144 | Hindi | 153.6 | Oo |
| 9.8304 | Hindi | 153.6 | Oo |
| 10.1376 | May at Wala | 184.32 | Oo |
| 12.1651 | May at Wala | 184.32 | Oo |
| 24.33024 | May at Wala | 184.32 | Oo |
Mga tampok
- Bumuo ng disenyo halample na may tampok na RS-FEC
- Mga pangunahing kakayahan sa packet checking kabilang ang round trip latency count
Disenyo ng Simulation Halample
Ang F-Tile CPRI PHY Intel FPGA IP na disenyo halampBumubuo si le ng simulation testbench at simulation files na nagpapalabas ng F-Tile CPRI PHY Intel FPGA IP core kapag pinili mo ang opsyong Simulation.
Figure 6. Block Diagram para sa 10.1316, 12.1651, at 24.33024 Gbps (mayroon at walang RS-FEC) Line Rate
Figure 7. Block Diagram para sa 1.228, 2.4576, 3.072, 4.9152, 6.144, at 9.8304 Gbps Line Rate
Sa ganitong disenyo halampSa gayon, ang simulation testbench ay nagbibigay ng pangunahing pag-andar tulad ng pagsisimula at maghintay para sa pag-lock, pagpapadala at pagtanggap ng mga packet.
Ang matagumpay na test run ay nagpapakita ng output na nagpapatunay sa sumusunod na gawi:
- Nire-reset ng lohika ng kliyente ang IP core.
- Ang lohika ng kliyente ay naghihintay para sa RX datapath alignment.
- Ang lohika ng kliyente ay nagpapadala ng mga hyperframe sa interface ng TX MII at naghihintay para sa limang hyperframe na matanggap sa interface ng RX MII. Ang mga hyperframe ay ipinapadala at natatanggap sa interface ng MII ayon sa mga detalye ng CPRI v7.0.
Tandaan: Ang mga disenyo ng CPRI na nagta-target ng 1.2, 2.4, 3, 4.9, 6.1, at 9.8 Gbps na line rate ay gumagamit ng 8b/10b na interface at ang mga disenyo na nagta-target ng 10.1, 12.1 at 24.3 Gbps (mayroon at walang RS-FEC) ay gumagamit ng MII interface. Itong design exampKasama sa le ang round trip counter para mabilang ang round trip latency mula TX hanggang RX. - Binabasa ng logic ng kliyente ang round trip latency value at sinusuri ang nilalaman at kawastuhan ng data ng hyperframes sa gilid ng RX MII kapag nakumpleto na ng counter ang round trip latency count.
Kaugnay na Impormasyon
- Mga Detalye ng CPRI
Disenyo ng Hardware Halample
Larawan 8. Disenyo ng Hardware Halampang Block Diagram
Tandaan
- Ang mga disenyo ng CPRI na may 2.4/4.9/9.8 Gbps na mga rate ng linya ng CPRI ay gumagamit ng 8b/10b na interface at lahat ng iba pang disenyo ng mga rate ng linya ng CPRI ay gumagamit ng MII na interface.
- Ang mga disenyo ng CPRI na may 2.4/4.9/9.8 Gbps CPRI line rates ay nangangailangan ng 153.6 MHz transceiver reference clock at lahat ng iba pang CPRI line rates ay nangangailangan ng 184.32 MHz.
Ang F-Tile CPRI PHY Intel FPGA IP core hardware design halampKasama sa le ang mga sumusunod na sangkap:
- F-Tile CPRI PHY Intel FPGA IP core.
- Packet client logic block na bumubuo at tumatanggap ng trapiko.
- Round trip counter.
- IOPLL upang makabuo ng sampling clock para sa deterministic latency logic sa loob ng IP, at round trip counter component sa testbench.
- System PLL upang bumuo ng mga orasan ng system para sa IP.
- Avalon®-MM address decoder upang i-decode ang reconfiguration address space para sa CPRI, Transceiver, at Ethernet modules sa panahon ng reconfiguration access.
- Mga mapagkukunan at probe para sa paggigiit ng mga pag-reset at pagsubaybay sa mga orasan at ilang mga bit ng status.
- JTAG controller na nakikipag-ugnayan sa System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.
Mga Signal ng Interface
Talahanayan 5. Disenyo Halample Interface Signal
| Signal | Direksyon | Paglalarawan |
| ref_clk100MHz | Input | Input clock para sa CSR access sa lahat ng reconfiguration interface. Magmaneho sa 100 MHz. |
| i_clk_ref[0] | Input | Reference clock para sa System PLL. Magmaneho sa 156.25 MHz. |
| i_clk_ref[1] | Input | Reperensyang orasan ng transceiver. Magmaneho sa
• 153.6 MHz para sa CPRI line rate 1.2, 2.4, 3, 4.9, 6.1, at 9.8 Gbps. • 184.32 MHz para sa CPRI line rates 10.1,12.1, at 24.3 Gbps na mayroon at walang RS-FEC. |
| i_rx_serial[n] | Input | Transceiver PHY input serial data. |
| o_tx_serial[n] | Output | Transceiver PHY output serial data. |
Disenyo Halample Registers
Talahanayan 6. Disenyo Halample Registers
| Numero ng Channel | Base Address (Byte Address) | Uri ng Pagrehistro |
|
0 |
0x00000000 | Nagrerehistro ang CPRI PHY Reconfiguration para sa Channel 0 |
| 0x00100000 | Nagrerehistro ang Ethernet Reconfiguration para sa Channel 0 | |
| 0x00200000 | Nagrerehistro ang Transceiver Reconfiguration para sa Channel 0 | |
|
1(2) |
0x01000000 | Nagrerehistro ang CPRI PHY Reconfiguration para sa Channel 1 |
| 0x01100000 | Nagrerehistro ang Ethernet Reconfiguration para sa Channel 1 | |
| 0x01200000 | Nagrerehistro ang Transceiver Reconfiguration para sa Channel 1 | |
|
2(2) |
0x02000000 | Nagrerehistro ang CPRI PHY Reconfiguration para sa Channel 2 |
| 0x02100000 | Nagrerehistro ang Ethernet Reconfiguration para sa Channel 2 | |
| 0x02200000 | Nagrerehistro ang Transceiver Reconfiguration para sa Channel 2 | |
| nagpatuloy... | ||
| Numero ng Channel | Base Address (Byte Address) | Uri ng Pagrehistro |
|
3(2) |
0x03000000 | Nagrerehistro ang CPRI PHY Reconfiguration para sa Channel 3 |
| 0x03100000 | Nagrerehistro ang Ethernet Reconfiguration para sa Channel 3 | |
| 0x03200000 | Nagrerehistro ang Transceiver Reconfiguration para sa Channel 3 |
Ang mga rehistrong ito ay nakalaan kung ang channel ay hindi ginagamit.
F-Tile CPRI PHY Intel FPGA IP Design Halample User Guide Archives
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | IP Core na Bersyon | Gabay sa Gumagamit |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Halample Gabay sa Gumagamit |
Kasaysayan ng Pagbabago ng Dokumento para sa F-Tile CPRI PHY Intel FPGA IP Design Halample Gabay sa Gumagamit
| Bersyon ng Dokumento | Bersyon ng Intel Quartus Prime | Bersyon ng IP | Mga pagbabago |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Paunang paglabas. |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Mga Dokumento / Mga Mapagkukunan
 |
intel F-Tile CPRI PHY FPGA IP Design Halample [pdf] Gabay sa Gumagamit F-Tile CPRI PHY FPGA IP Design Halample, PHY FPGA IP Design Halample, F-Tile CPRI IP Design Halample, IP Design Halample, IP Design |
