intel F-Tile CPRI PHY FPGA IP dizajn Example

Vodič za brzi početak

F-Tile CPRI PHY Intel® FPGA IP jezgro pruža simulacioni testni sto i hardverski dizajn npr.ampfajl koji podržava kompilaciju i testiranje hardvera. Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru.
Intel takođe obezbeđuje example projekt koji možete koristiti za brzu procjenu IP jezgre područja i vremena.
F-Tile CPRI PHY Intel FPGA IP jezgro pruža mogućnost generiranja dizajna examples za sve podržane kombinacije broja CPRI kanala i CPRI linija bit rate. Testna ploča i dizajn examppodržavaju brojne kombinacije parametara F-Tile CPRI PHY Intel FPGA IP jezgra.

Slika 1. Razvojni koraci za dizajn prample

Povezane informacije

• F-Tile CPRI PHY Intel FPGA IP korisnički priručnik
  • Za detaljne informacije o F-pločici CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Napomene o izdanju
  • Napomene o izdanju IP-a navode promjene IP-a u određenom izdanju.

Hardverski i softverski zahtjevi

Za testiranje bivšegampza dizajn, koristite sljedeći hardver i softver:

• Intel Quartus® Prime Pro Edition softver
• Sistemska konzola
• Podržani simulatori:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ili Questa*— Questa-Intel FPGA izdanje

Generisanje dizajna

Slika 2. Procedura

Slika 3. Primample Kartica Dizajn u uređivaču IP parametara

Da kreirate projekat Intel Quartus Prime Pro Edition:

1. U Intel Quartus Prime Pro izdanju kliknite File ➤ Čarobnjak za novi projekt za kreiranje novog Quartus Prime projekta, ili File ➤ Otvori projekat da otvorite postojeći Intel Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj.
2. Odredite porodicu uređaja Agilex (I-serija) i odaberite uređaj koji ispunjava sve ove zahtjeve:
   • Pločica primopredajnika je F-pločica
   • Ocena brzine primopredajnika je -1 ili -2
   • Ocena brzine jezgre je -1 ili -2 ili -3
3. Kliknite na Završi.

Slijedite ove korake da generišete F-Tile CPRI PHY Intel FPGA IP hardverski dizajn nprample i testbench:

1. U IP katalogu pronađite i odaberite F-Tile CPRI PHY Intel FPGA IP. Pojavljuje se prozor Nova varijacija IP adrese.
2. Odredite naziv najvišeg nivoa za vašu prilagođenu IP varijaciju. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
3. Kliknite OK. Pojavljuje se uređivač parametara.
4. Na kartici IP navedite parametre za varijaciju vaše IP jezgre.
5. Na Example kartica Dizajn, pod prample Design Files, odaberite opciju Simulation da generišete testbench i projekat samo za kompilaciju. Odaberite opciju Sinteza za generiranje hardverskog dizajna nprample. Morate odabrati barem jednu od opcija simulacije i sinteze da biste generirali dizajn prample.
6. Na Exampna kartici Dizajn, u okviru Generisani HDL format izaberite Verilog HDL ili VHDL. Ako odaberete VHDL, morate simulirati testbench sa simulatorom mješovitih jezika. Uređaj koji se testira u ex_ direktorij je VHDL model, ali glavni testbench file je System Verilog file.
7. Kliknite na Generate Example Design dugme. Odaberite ExampPojavljuje se prozor Direktorij dizajna.
8. Ako želite izmijeniti dizajn nprample staza ili naziv direktorija iz zadanih prikazanih vrijednosti (cpriphy_ftile_0_example_design), idite na novu putanju i upišite novi dizajn nprampime direktorija (ample_dir>).

Struktura imenika

F-Tile CPRI PHY Intel FPGA IP jezgro dizajn example file direktoriji sadrže sljedeće generirane files za dizajn nprample.

Slika 4. Struktura direktorija generiranog Example Design

Tabela 1. Testbench File Opisi

File Imena	Opis
Ključni testni stol i simulacija Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbench najvišeg nivoa file. Testbench instancira DUT omotač i pokreće Verilog HDL zadatke da generiše i prihvati pakete.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT omotač koji instancira DUT i druge komponente testbench-a.
Testbench skripte(1)
<design_example_dir>/ example_testbench/run_vsim.do	Siemens EDA ModelSim SE ili Questa ili Questa-Intel FPGA Edition skripta za pokretanje testbench-a.
<design_example_dir>/ example_testbench/run_vcs.sh	Synopsys VCS skripta za pokretanje testbench-a.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Synopsys VCS MX skripta (kombinovana Verilog HDL i SystemVerilog sa VHDL) za pokretanje testbench-a.

Zanemarite bilo koju drugu skriptu simulatora uample_dir>/example_testbench/ folder.

Tabela 2. Dizajn hardvera prample File Opisi

File Imena	Opisi
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime projektna postavka file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys Design Constraints files. Možete ih kopirati i modificirati files za vaš vlastiti Intel Agilex™ dizajn.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Vrhunski Verilog HDL dizajn example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT omotač koji instancira DUT i druge komponente testbench-a.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Main file za pristup sistemskoj konzoli.

Simulacija Design Example Testbench

Slika 5. Procedura

Slijedite ove korake da simulirate testni stol:

1. Na komandnoj liniji, promijenite u direktorij simulacije testbench-aample_dir>/example_testbench. cd /example_testbench
2. Pokrenite quartus_tlg na generiranom projektu file: quartus_tlg cpriphy_ftile_hw
3. Pokrenite ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Pokrenite skriptu za simulaciju za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testbench u simulatoru. Pogledajte tabelu Koraci za simulaciju Testbench-a.
5. Analizirajte rezultate. Uspješna testna ploča je primila pet hiperfrejmova i prikazuje “PASSED”.

Tabela 3. Koraci za simulaciju Testbench-a u Synopsys VCS* Simulatoru

Simulator	Uputstva
VCS	U komandnoj liniji upišite:
	sh run_vcs.sh
nastavak…

Simulator	Uputstva
VCS MX	U komandnoj liniji upišite:
	sh run_vcsmx.sh
ModelSim SE ili Questa ili Questa-Intel FPGA Edition	U komandnoj liniji upišite:
	vsim -do run_vsim.do
	Ako više volite da simulirate bez pokretanja GUI, upišite:
	vsim -c -do run_vsim.do

Sljedeće sample izlaz ilustruje uspješno simulaciono testiranje za 24.33024 Gbps sa 4 CPRI kanala:

Kompajliranje projekta samo za kompilaciju

Za kompajliranje exampza projekat, slijedite ove korake:

1. Osigurajte dizajn kompilacije nprampgeneracija je kompletna.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekat Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. U meniju Obrada kliknite na Pokreni kompilaciju.
4. Nakon uspješne kompilacije, izvještaji o vremenu i korištenju resursa dostupni su u vašoj sesiji Intel Quartus Prime Pro Edition.

Povezane informacije
Block-based Design Flows

Kompajliranje i konfigurisanje dizajna prample u Hardveru

Za kompajliranje hardverskog dizajna nprampi konfigurirajte ga na svom Intel Agilex uređaju, slijedite ove korake:

1. Osigurajte dizajn hardvera nprampgeneracija je kompletna.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekat Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Uredite .qsf file da dodijelite pinove na osnovu vašeg hardvera.
4. U meniju Obrada kliknite na Pokreni kompilaciju.
5. Nakon uspješne kompilacije, .sof file je dostupan uample_dir>/hardware_test_design/output_files imenik.

Slijedite ove korake da programirate dizajn hardvera nprample na Intel Agilex uređaju:

• Povežite komplet za razvoj integriteta signala primopredajnika Intel Agilex I serije na glavni računar.
  Napomena: Komplet za razvoj je unapred programiran sa ispravnim taktnim frekvencijama prema zadanim postavkama. Ne morate koristiti aplikaciju Clock Control za postavljanje frekvencija.
• U meniju Alati kliknite na Programer.
• U Programatoru kliknite na Podešavanje hardvera.
• Odaberite uređaj za programiranje.
• Uvjerite se da je Mode postavljen na JTAG.
• Odaberite Intel Agilex uređaj i kliknite na Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.
• U redu sa vašim .sof označite polje za .sof.
• Označite polje u koloni Program/Konfiguriraj.
• Kliknite na Start.

Povezane informacije

• Block-based Design Flows
• Programiranje Intel FPGA uređaja
• Analiza i otklanjanje grešaka u dizajnu sa sistemskom konzolom

Testiranje dizajna hardvera prample

Nakon što kompajlirate F-Tile CPRI PHY Intel FPGA IP dizajn jezgre nprampi konfigurišite ga na svom Intel Agilex uređaju, možete koristiti sistemsku konzolu da programirate IP jezgro i njegove registre PHY IP jezgra.
Da biste uključili sistemsku konzolu i testirali dizajn hardvera, nprampslijedite ove korake:

1. Nakon dizajna hardvera nprample je konfigurisan na Intel Agilex uređaju, u softveru Intel Quartus Prime Pro Edition, u meniju Alatke kliknite na System Debugging Tools ➤ Sistemska konzola.
2. U oknu Tcl konzole otkucajte cd hwtest da biste promijenili direktorijample_dir>/hardware_test_design/hwtest_sl.
3. Otkucajte source main_script.tcl da otvorite vezu sa JTAG savladajte i započnite test.

Design Example Description

Dizajn example pokazuje osnovnu funkcionalnost F-Tile CPRI PHY Intel FPGA IP jezgra. Možete generirati dizajn iz Example Kartica Dizajn u F-Tile CPRI PHY Intel FPGA IP uređivaču parametara.
Za generiranje dizajna nprampPrvo morate postaviti vrijednosti parametara za varijaciju IP jezgre koju namjeravate generirati u svom krajnjem proizvodu. Možete odabrati generiranje dizajna nprampsa ili bez RS-FEC funkcije. RS-FEC funkcija je dostupna sa 10.1376, 12.1651 i 24.33024 Gbps CPRI linijskim bit rateima.
Tabela 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrica

CPRI brzina prijenosa linije (Gbps)	RS-FEC podrška	Referentni sat (MHz)	Deterministička podrška za kašnjenje
1.2288	br	153.6	Da
2.4576	br	153.6	Da
3.072	br	153.6	Da
4.9152	br	153.6	Da
6.144	br	153.6	Da
9.8304	br	153.6	Da
10.1376	Sa i Bez	184.32	Da
12.1651	Sa i Bez	184.32	Da
24.33024	Sa i Bez	184.32	Da

Karakteristike

• Generirajte dizajn nprample sa RS-FEC funkcijom
• Osnovne mogućnosti provjere paketa uključujući brojanje kašnjenja povratnog putovanja

Simulation Design Example

F-Tile CPRI PHY Intel FPGA IP dizajn example generiše simulacioni testni sto i simulaciju files koji instancira F-Tile CPRI PHY Intel FPGA IP jezgro kada odaberete opciju Simulation.

Slika 6. Blok dijagram za linije 10.1316, 12.1651 i 24.33024 Gbps (sa i bez RS-FEC)

Slika 7. Blok dijagram za linijsku brzinu 1.228, 2.4576, 3.072, 4.9152, 6.144 i 9.8304 Gbps

U ovom dizajnu nprampOsim toga, simulacijski testni stol pruža osnovnu funkcionalnost kao što je pokretanje i čekanje na zaključavanje, prijenos i prijem paketa.
Uspješno probno pokretanje prikazuje izlaz koji potvrđuje sljedeće ponašanje:

1. Logika klijenta resetuje IP jezgro.
2. Klijentska logika čeka poravnanje RX putanje podataka.
3. Logika klijenta prenosi hiperframove na TX MII interfejs i čeka da se pet hiperframova primi na RX MII interfejs. Hiperokviri se prenose i primaju na MII interfejsu prema CPRI v7.0 specifikacijama.
   Napomena: CPRI dizajni koji ciljaju 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps linijske brzine koriste 8b/10b interfejs, a dizajni koji ciljaju 10.1, 12.1 i 24.3 Gbps (sa i bez RS-FEC) koriste MII interfejs. Ovaj dizajn example uključuje brojač povratnog putovanja za brojanje latencije povratnog putovanja od TX do RX.
4. Logika klijenta čita vrijednost kašnjenja povratnog putovanja i provjerava sadržaj i ispravnost podataka hiperframova na RX MII strani kada brojač završi brojanje kašnjenja povratnog putovanja.

Povezane informacije

• CPRI specifikacije

Dizajn hardvera Example

Slika 8. Dizajn hardvera prample Block Diagram

 

Napomena

1. CPRI dizajni sa 2.4/4.9/9.8 Gbps CPRI linijama koriste 8b/10b interfejs, a svi ostali dizajni CPRI linija koriste MII interfejs.
2. CPRI dizajni sa 2.4/4.9/9.8 Gbps CPRI linijskim brzinama trebaju 153.6 MHz referentni takt primopredajnika, a sve druge brzine CPRI linije trebaju 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP jezgro hardverskog dizajna exampsadrži sljedeće komponente:

• F-Tile CPRI PHY Intel FPGA IP jezgro.
• Paketni logički blok klijenta koji generiše i prima promet.
• Povratni brojač.
• IOPLL za generiranje sampling clock za determinističku logiku kašnjenja unutar IP-a i komponentu brojača povratnih putovanja na testbench-u.
• Sistemski PLL za generiranje sistemskih taktova za IP.
• Avalon®-MM dekoder adrese za dekodiranje adresnog prostora rekonfiguracije za CPRI, primopredajnik i Ethernet module tokom pristupa rekonfiguraciji.
• Izvori i sonde za potvrđivanje resetovanja i praćenje taktova i nekoliko statusnih bitova.
• JTAG kontroler koji komunicira sa sistemskom konzolom. Komunicirate sa logikom klijenta preko sistemske konzole.

Interface Signals

Tabela 5. Dizajn prample Interface Signals

Signal	Smjer	Opis
ref_clk100MHz	Input	Ulazni sat za CSR pristup na svim sučeljima za rekonfiguraciju. Vozite na 100 MHz.
i_clk_ref[0]	Input	Referentni sat za sistemski PLL. Vozite na 156.25 MHz.
i_clk_ref[1]	Input	Referentni sat primopredajnika. Vozite na • 153.6 MHz za CPRI linijsku brzinu 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps. • 184.32 MHz za CPRI linije 10.1,12.1, 24.3 i XNUMX Gbps sa i bez RS-FEC.
i_rx_serial[n]	Input	Primopredajnik PHY ulazni serijski podaci.
o_tx_serial[n]	Izlaz	Primopredajnik PHY izlazni serijski podaci.

Design Example Registers

Tabela 6. Dizajn prample Registers

Broj kanala	Osnovna adresa (bajt adresa)	Vrsta registra
0	0x00000000	CPRI PHY registri rekonfiguracije za kanal 0
	0x00100000	Registri Ethernet rekonfiguracije za kanal 0
	0x00200000	Registri rekonfiguracije primopredajnika za kanal 0
1(2)	0x01000000	CPRI PHY registri rekonfiguracije za kanal 1
	0x01100000	Registri Ethernet rekonfiguracije za kanal 1
	0x01200000	Registri rekonfiguracije primopredajnika za kanal 1
2(2)	0x02000000	CPRI PHY registri rekonfiguracije za kanal 2
	0x02100000	Registri Ethernet rekonfiguracije za kanal 2
	0x02200000	Registri rekonfiguracije primopredajnika za kanal 2
nastavak…

Broj kanala	Osnovna adresa (bajt adresa)	Vrsta registra
3(2)	0x03000000	CPRI PHY registri rekonfiguracije za kanal 3
	0x03100000	Registri Ethernet rekonfiguracije za kanal 3
	0x03200000	Registri rekonfiguracije primopredajnika za kanal 3

Ovi registri su rezervisani ako se kanal ne koristi.

F-Tile CPRI PHY Intel FPGA IP dizajn Example Korisnički vodič Arhiva

Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Uputstvo za upotrebu
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP dizajn Example Korisničko uputstvo

Istorija revizije dokumenta za F-Tile CPRI PHY Intel FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.10.04	21.3	3.0.0	Dodata podrška za nove simulatore u odjeljku: Hardverski i softverski zahtjevi. Ažurirani koraci u odjeljku: Simulacija Design Example Testbench. Ažurirali su sljedeće odjeljke s novim informacijama o tarifi linije: Design Example Description Simulation Design Example Interface Signals Ažurirana adresa u odjeljku: Design Example Registers.
2021.06.21	21.2	2.0.0	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel F-Tile CPRI PHY FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile CPRI PHY FPGA IP dizajn Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP dizajn

Reference

• Uputstvo za upotrebu