intel F-Tile CPRI PHY FPGA IP dizajn Example

Kratki vodič za početak

F-Tile CPRI PHY Intel® FPGA IP jezgra pruža simulacijski testni stol i dizajn hardvera npr.ampdatoteka koja podržava kompilaciju i testiranje hardvera. Kada generirate dizajn nprample, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru.
Intel također nudi ex samo kompilacijuample projekt koji možete koristiti za brzu procjenu IP jezgrenog područja i vremena.
F-Tile CPRI PHY Intel FPGA IP jezgra pruža mogućnost generiranja dizajna npr.ampdatoteke za sve podržane kombinacije broja CPRI kanala i CPRI linijske brzine prijenosa. Ispitni stol i dizajn pramppodržava brojne kombinacije parametara F-Tile CPRI PHY Intel FPGA IP jezgre.

Slika 1. Razvojni koraci za dizajn Example

Povezane informacije

• F-Tile CPRI PHY Intel FPGA IP korisnički priručnik
  • Za detaljne informacije o F-pločici CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Napomene o izdanju
  • Bilješke o IP izdanju navode IP promjene u određenom izdanju.

Hardverski i softverski zahtjevi

Za testiranje bivšegampdizajn, koristite sljedeći hardver i softver:

• Softver Intel Quartus® Prime Pro Edition
• Sistemska konzola
• Podržani simulatori:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ili Questa*— Questa-Intel FPGA Edition

Generiranje dizajna

Slika 2. Postupak

Slika 3. Primample Kartica Dizajn u uređivaču IP parametara

Za izradu projekta Intel Quartus Prime Pro Edition:

1. U Intel Quartus Prime Pro Edition kliknite File ➤ New Project Wizard za stvaranje novog Quartus Prime projekta, ili File ➤ Otvori projekt za otvaranje postojećeg Intel Quartus Prime projekta. Čarobnjak od vas traži da navedete uređaj.
2. Navedite obitelj uređaja Agilex (I-serija) i odaberite uređaj koji ispunjava sve ove zahtjeve:
   • Pločica primopredajnika je F-pločica
   • Stupanj brzine primopredajnika je -1 ili -2
   • Ocjena brzine jezgre je -1 ili -2 ili -3
3. Pritisnite Završi.

Slijedite ove korake za generiranje F-Tile CPRI PHY Intel FPGA IP hardverskog dizajna nprample i testna ploča:

1. U IP katalogu pronađite i odaberite F-Tile CPRI PHY Intel FPGA IP. Pojavljuje se prozor New IP Variation.
2. Navedite naziv najviše razine za vašu prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .ip.
3. Pritisnite OK. Pojavljuje se uređivač parametara.
4. Na kartici IP odredite parametre za svoju varijaciju IP jezgre.
5. Na Example Kartica Dizajn, pod Example Dizajn Files, odaberite opciju Simulacija za generiranje testnog stola i projekta samo za kompilaciju. Odaberite opciju Sinteza za generiranje dizajna hardvera nprample. Morate odabrati barem jednu od opcija simulacije i sinteze za generiranje dizajna nprample.
6. Na ExampNa kartici Dizajn, pod Generirani HDL format odaberite Verilog HDL ili VHDL. Ako odaberete VHDL, morate simulirati testni stol sa simulatorom različitih jezika. Uređaj koji se testira u ex_ imenik je VHDL model, ali glavni testbench file je System Verilog file.
7. Pritisnite Generate Exampgumb Dizajn. Odaberite Example Design Directory prozor se pojavljuje.
8. Ako želite izmijeniti dizajn nprample putanja direktorija ili naziv iz prikazanih zadanih vrijednosti (cpriphy_ftile_0_example_design), potražite novi put i upišite novi dizajn nprampime direktorija (ample_dir>).

Struktura imenika

Dizajn jezgre F-Tile CPRI PHY Intel FPGA IP prample file imenici sadrže sljedeće generirane files za dizajn nprample.

Slika 4. Struktura direktorija generiranog Example Dizajn

Tablica 1. Ispitni stol File Opisi

File Imena	Opis
Ključni ispitni uređaj i simulacija Files
<design_example_dir>/ prample_testbench/basic_avl_tb_top.sv	Ispitni stol najviše razine file. Ispitni uređaj instancira DUT omotač i pokreće Verilog HDL zadatke za generiranje i prihvaćanje paketa.
<design_example_dir>/ prample_testbench/ cpriphy_ftile_wrapper.sv	DUT omotač koji instancira DUT i druge komponente testnog stola.
Testne skripte (1)
<design_example_dir>/ prample_testbench/run_vsim.do	Siemens EDA ModelSim SE ili Questa ili Questa-Intel FPGA Edition skripta za pokretanje testnog stola.
<design_example_dir>/ prample_testbench/run_vcs.sh	Synopsys VCS skripta za pokretanje testnog stola.
<design_example_dir>/ prample_testbench/run_vcsmx.sh	Synopsys VCS MX skripta (kombinirana Verilog HDL i SystemVerilog s VHDL-om) za pokretanje testnog uređaja.

Ignorirajte bilo koju drugu skriptu simulatora uample_dir>/prampmapa le_testbench/.

Tablica 2. Dizajn hardvera Nprample File Opisi

File Imena	Opisi
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Postavka projekta Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Ograničenja dizajna Synopsys files. Možete ih kopirati i mijenjati files za vaš vlastiti Intel Agilex™ dizajn.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Vrhunski Verilog HDL dizajn nprample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT omotač koji instancira DUT i druge komponente testnog stola.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Glavni file za pristup konzoli sustava.

Simulacija dizajna Nprample Testbench

Slika 5. Postupak

Slijedite ove korake za simulaciju ispitnog stola:

1. U naredbenom retku prijeđite u direktorij simulacije testnog stolaample_dir>/prample_testbench. CD /prample_testbench
2. Pokrenite quartus_tlg na generiranom projektu file: quartus_tlg cpriphy_ftile_hw
3. Pokrenite ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Pokrenite skriptu simulacije za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testni stol u simulatoru. Pogledajte tablicu Koraci za simulaciju ispitnog stola.
5. Analizirajte rezultate. Uspješna ispitna ploča primila je pet hiperframeova i prikazuje "PASSED".

Tablica 3. Koraci za simulaciju testnog stola u Synopsys VCS* simulatoru

Simulator	upute
VCS	U naredbeni redak upišite:
	sh run_vcs.sh
nastavak…

Simulator	upute
VCS MX	U naredbeni redak upišite:
	sh run_vcsmx.sh
ModelSim SE ili Questa ili Questa-Intel FPGA Edition	U naredbeni redak upišite:
	vsim -do run_vsim.do
	Ako želite simulirati bez otvaranja GUI-ja, upišite:
	vsim -c -do run_vsim.do

Sljedeći sampIzlaz ilustrira uspješan test simulacije za 24.33024 Gbps s 4 CPRI kanala:

Sastavljanje projekta samo za kompilaciju

Za sastavljanje samo kompilacije exampprojekt, slijedite ove korake:

1. Osigurajte dizajn kompilacije nprample generacija je završena.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekt Intel Quartus Prime Pro Editionample_dir>/dizajn_testiranja_kompilacije/cpriphy_ftile.qpf.
3. Na izborniku Obrada kliknite Započni kompilaciju.
4. Nakon uspješne kompilacije, izvješća o vremenu i korištenju resursa dostupna su u vašoj Intel Quartus Prime Pro Edition sesiji.

Povezane informacije
Tokovi dizajna temeljeni na blokovima

Sastavljanje i konfiguriranje dizajna Nprample u hardveru

Za sastavljanje dizajna hardvera nprampdatoteke i konfigurirajte ga na svom Intel Agilex uređaju, slijedite ove korake:

1. Osigurati dizajn hardvera nprample generacija je završena.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekt Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Uredite .qsf file za dodjelu pinova na temelju vašeg hardvera.
4. Na izborniku Obrada kliknite Započni kompilaciju.
5. Nakon uspješne kompilacije, .sof file dostupan je uample_dir>/hardware_test_design/output_files imenik.

Slijedite ove korake za programiranje dizajna hardvera nprampna Intel Agilex uređaju:

• Spojite komplet za razvoj integriteta signala primopredajnika Intel Agilex I serije na glavno računalo.
  Napomena: razvojni komplet je unaprijed programiran s ispravnim taktnim frekvencijama prema zadanim postavkama. Ne morate koristiti aplikaciju Clock Control za postavljanje frekvencija.
• Na izborniku Alati kliknite Programer.
• U programatoru kliknite Postavljanje hardvera.
• Odaberite uređaj za programiranje.
• Provjerite je li način rada postavljen na JTAG.
• Odaberite Intel Agilex uređaj i kliknite Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.
• U redu s vašim .sof označite okvir za .sof.
• Označite okvir u stupcu Program/Konfiguracija.
• Pritisnite Start.

Povezane informacije

• Tokovi dizajna temeljeni na blokovima
• Programiranje Intel FPGA uređaja
• Analiza i otklanjanje pogrešaka dizajna pomoću konzole sustava

Testiranje dizajna hardvera Nprample

Nakon što kompajlirate F-Tile CPRI PHY Intel FPGA IP dizajn jezgre nprampAko ga konfigurirate na svom Intel Agilex uređaju, možete koristiti System Console za programiranje IP jezgre i njenih PHY IP jezgri registara.
Za uključivanje konzole sustava i testiranje dizajna hardvera nprample, slijedite ove korake:

1. Nakon dizajna hardvera nprampkonfiguriran na uređaju Intel Agilex, u softveru Intel Quartus Prime Pro Edition, na izborniku Alati kliknite Alati za otklanjanje pogrešaka sustava ➤ Konzola sustava.
2. U oknu Tcl konzole upišite cd hwtest u koji želite promijeniti direktorijample_dir>/hardware_test_design/hwtest_sl.
3. Upišite izvor main_script.tcl da biste otvorili vezu na JTAG master i započnite test.

Dizajn Example Opis

Dizajn prample demonstrira osnovnu funkcionalnost F-Tile CPRI PHY Intel FPGA IP jezgre. Možete generirati dizajn iz Example Kartica Dizajn u uređivaču parametara F-Tile CPRI PHY Intel FPGA IP.
Za generiranje dizajna nprample, prvo morate postaviti vrijednosti parametara za varijaciju IP jezgre koju namjeravate generirati u svom krajnjem proizvodu. Možete odabrati generiranje dizajna nprampsa ili bez značajke RS-FEC. RS-FEC značajka dostupna je s 10.1376, 12.1651 i 24.33024 Gbps CPRI linijskim bitnim brzinama.
Tablica 4. F-Tile CPRI PHY Matrica značajki Intel FPGA IP Core

Brzina prijenosa CPRI linije (Gbps)	RS-FEC podrška	Referentni takt (MHz)	Podrška za determinističku latenciju
1.2288	Ne	153.6	Da
2.4576	Ne	153.6	Da
3.072	Ne	153.6	Da
4.9152	Ne	153.6	Da
6.144	Ne	153.6	Da
9.8304	Ne	153.6	Da
10.1376	Sa i Bez	184.32	Da
12.1651	Sa i Bez	184.32	Da
24.33024	Sa i Bez	184.32	Da

Značajke

• Generirajte dizajn nprample s RS-FEC značajkom
• Osnovne mogućnosti provjere paketa uključujući brojanje latencije povratnog putovanja

Dizajn simulacije Example

F-Tile CPRI PHY Intel FPGA IP dizajn prample generira simulacijski testni stol i simulaciju files koji instancira F-Tile CPRI PHY Intel FPGA IP jezgru kada odaberete opciju Simulacija.

Slika 6. Blok dijagram za linijske brzine 10.1316, 12.1651 i 24.33024 Gbps (sa i bez RS-FEC)

Slika 7. Blok dijagram za linijsku brzinu od 1.228, 2.4576, 3.072, 4.9152, 6.144 i 9.8304 Gbps

U ovom dizajnu example, simulacijski testni stol pruža osnovne funkcije kao što su pokretanje i čekanje za zaključavanje, prijenos i primanje paketa.
Uspješan testni rad prikazuje izlaz koji potvrđuje sljedeće ponašanje:

1. Logika klijenta resetira IP jezgru.
2. Klijentska logika čeka RX usklađivanje datapath-a.
3. Logika klijenta odašilje hiperokvire na TX MII sučelju i čeka da se primi pet hiperokvira na RX MII sučelju. Hiperframeovi se prenose i primaju na MII sučelju u skladu sa specifikacijama CPRI v7.0.
   Bilješka: CPRI dizajni koji ciljaju linijsku brzinu od 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps koriste 8b/10b sučelje, a dizajni koji ciljaju 10.1, 12.1 i 24.3 Gbps (sa i bez RS-FEC) koriste MII sučelje. Ovaj dizajn example uključuje brojač povratnog putovanja za brojanje latencije povratnog putovanja od TX do RX.
4. Klijentska logika očitava vrijednost latencije povratnog putovanja i provjerava sadržaj i ispravnost podataka hiperframeova na strani RX MII nakon što brojač završi brojanje latencije povratnog putovanja.

Povezane informacije

• CPRI specifikacije

Dizajn hardvera Nprample

Slika 8. Dizajn hardvera Nprample blok dijagram

 

Bilješka

1. CPRI dizajni s 2.4/4.9/9.8 Gbps CPRI linijskim brzinama koriste 8b/10b sučelje, a svi ostali CPRI linijski dizajni koriste MII sučelje.
2. CPRI dizajni s 2.4/4.9/9.8 Gbps CPRI linijskim brzinama trebaju referentni takt primopredajnika od 153.6 MHz, a sve ostale CPRI linijske brzine trebaju 184.32 MHz.

Dizajn hardverske jezgre F-Tile CPRI PHY Intel FPGA IP nprample uključuje sljedeće komponente:

• F-Tile CPRI PHY Intel FPGA IP jezgra.
• Paketni klijentski logički blok koji generira i prima promet.
• Brojač povratnih putovanja.
• IOPLL za generiranje sampling sat za determinističku logiku kašnjenja unutar IP-a i komponentu brojača povratnog putovanja na ispitnom stolu.
• Sustav PLL za generiranje sistemskih taktova za IP.
• Avalon®-MM dekoder adresa za dekodiranje rekonfiguracijskog adresnog prostora za CPRI, primopredajnik i Ethernet module tijekom rekonfiguracijskih pristupa.
• Izvori i sonde za resetiranje i praćenje satova i nekoliko statusnih bitova.
• JTAG kontroler koji komunicira sa konzolom sustava. Vi komunicirate s logikom klijenta preko System Console.

Signali sučelja

Tablica 5. Dizajn Example Signali sučelja

Signal	Smjer	Opis
ref_clk100MHz	Ulazni	Ulazni sat za CSR pristup na svim rekonfiguracijskim sučeljima. Vozite na 100 MHz.
i_clk_ref[0]	Ulazni	Referentni sat za sustav PLL. Vozite na 156.25 MHz.
i_clk_ref[1]	Ulazni	Referentni sat primopredajnika. Vozite na • 153.6 MHz za CPRI brzinu linije 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps. • 184.32 MHz za CPRI linije 10.1,12.1 i 24.3 Gbps sa i bez RS-FEC-a.
i_rx_serial[n]	Ulazni	Primopredajnik PHY unosi serijske podatke.
o_tx_serial[n]	Izlaz	Primopredajnik PHY izlazni serijski podaci.

Dizajn Example Registri

Tablica 6. Dizajn Example Registri

Broj kanala	Osnovna adresa (adresa bajta)	Vrsta registra
0	0x00000000	CPRI PHY Rekonfiguracijski registri za kanal 0
	0x00100000	Ethernet rekonfiguracijski registri za kanal 0
	0x00200000	Registri rekonfiguracije primopredajnika za kanal 0
1(2)	0x01000000	CPRI PHY Rekonfiguracijski registri za kanal 1
	0x01100000	Ethernet rekonfiguracijski registri za kanal 1
	0x01200000	Registri rekonfiguracije primopredajnika za kanal 1
2(2)	0x02000000	CPRI PHY Rekonfiguracijski registri za kanal 2
	0x02100000	Ethernet rekonfiguracijski registri za kanal 2
	0x02200000	Registri rekonfiguracije primopredajnika za kanal 2
nastavak…

Broj kanala	Osnovna adresa (adresa bajta)	Vrsta registra
3(2)	0x03000000	CPRI PHY Rekonfiguracijski registri za kanal 3
	0x03100000	Ethernet rekonfiguracijski registri za kanal 3
	0x03200000	Registri rekonfiguracije primopredajnika za kanal 3

Ovi registri su rezervirani ako se kanal ne koristi.

F-Tile CPRI PHY Intel FPGA IP dizajn Example Arhiva korisničkog priručnika

Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Upute za korištenje
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP dizajn Example Korisnički priručnik

Povijest revizija dokumenta za F-Tile CPRI PHY Intel FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.10.04	21.3	3.0.0	Dodana podrška za nove simulatore u odjeljku: Hardverski i softverski zahtjevi. Ažurirani koraci u odjeljku: Simulacija dizajna Nprample Testbench. Ažurirani su sljedeći odjeljci novim informacijama o brzini linije: Dizajn Example Opis Dizajn simulacije Example Signali sučelja Ažurirana adresa u odjeljku: Dizajn Example Registri.
2021.06.21	21.2	2.0.0	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da dobiju najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel F-Tile CPRI PHY FPGA IP dizajn Example [pdf] Korisnički priručnik F-pločica CPRI PHY FPGA IP dizajn Example, PHY FPGA IP dizajn Example, F-pločica CPRI IP dizajn Example, IP dizajn Example, IP dizajn

Reference

• korisnički priručnik