intel F-Tile CPRI PHY FPGA IP Disseny Example
Guia d'inici ràpid
El nucli IP F-Tile CPRI PHY Intel® FPGA proporciona un banc de prova de simulació i un disseny de maquinari, per exempleampli que admet la compilació i les proves de maquinari. Quan genereu el disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari.
Intel també ofereix un exemple només de compilacióampprojecte que podeu utilitzar per estimar ràpidament l'àrea central i el temps d'IP.
El nucli IP F-Tile CPRI PHY Intel FPGA ofereix la capacitat de generar disseny, per exempleampfitxers per a totes les combinacions admeses de nombre de canals CPRI i velocitats de bits de línia CPRI. El banc de proves i disseny exampAdmet nombroses combinacions de paràmetres del nucli IP F-Tile CPRI PHY Intel FPGA.
Figura 1. Etapes de desenvolupament del disseny Example
Informació relacionada
- Guia d'usuari de F-Tile CPRI PHY Intel FPGA IP
- Per obtenir informació detallada sobre F-tile CPRI PHY IP.
- Notes de versió de F-Tile CPRI PHY Intel FPGA IP
- Les Notes de la versió IP inclouen els canvis d'IP en una versió concreta.
Requisits de maquinari i programari
Per provar l'exampel disseny, utilitzeu el maquinari i el programari següents:
- Programari Intel Quartus® Prime Pro Edition
- Consola del sistema
- Simuladors compatibles:
- Sinopsi* VCS*
- Sinopsi VCS MX
- Siemens* EDA ModelSim* SE o Questa*— Questa-Intel FPGA Edition
Generació del Disseny
Figura 2. Procediment
Figura 3. Examppestanya Disseny a l'Editor de paràmetres IP
Per crear un projecte Intel Quartus Prime Pro Edition:
- A l'edició Intel Quartus Prime Pro, feu clic a File ➤ Assistent de nou projecte per crear un nou projecte de Quartus Prime, o bé File ➤ Projecte obert per obrir un projecte Intel Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu.
- Especifiqueu la família de dispositius Agilex (sèrie I) i seleccioneu un dispositiu que compleixi tots aquests requisits:
- La rajola del transceptor és una rajola F
- El grau de velocitat del transceptor és -1 o -2
- El grau de velocitat del nucli és -1 o -2 o -3
- Feu clic a Finalitzar.
Seguiu aquests passos per generar el disseny de maquinari F-Tile CPRI PHY Intel FPGA IP, example i banc de proves:
- Al catàleg IP, localitzeu i seleccioneu F-Tile CPRI PHY Intel FPGA IP. Apareix la finestra Nova variació d'IP.
- Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip.
- Feu clic a D'acord. Apareix l'editor de paràmetres.
- A la pestanya IP, especifiqueu els paràmetres per a la vostra variació principal d'IP.
- A l'Example pestanya Disseny, sota Exampel Disseny Files, seleccioneu l'opció Simulació per generar el banc de proves i el projecte només de compilació. Seleccioneu l'opció Síntesi per generar el disseny de maquinari example. Heu de seleccionar almenys una de les opcions de Simulació i Síntesi per generar el disseny example.
- A l'Exampla pestanya Disseny, a Format HDL generat, seleccioneu Verilog HDL o VHDL. Si seleccioneu VHDL, haureu de simular el banc de proves amb un simulador d'idiomes mixts. El dispositiu en prova a l'ex_ directori és un model VHDL, però el banc de proves principal file és un System Verilog file.
- Feu clic a Genera Example botó Disseny. El Select ExampApareix la finestra Directori de disseny.
- Si voleu modificar el disseny exampruta o nom del directori del fitxer dels valors predeterminats que es mostren (cpriphy_ftile_0_example_design), busqueu el camí nou i escriviu el nou disseny, exampnom del directori de fitxers (ample_dir>).
Estructura de directoris
El disseny del nucli IP F-Tile CPRI PHY Intel FPGA example file Els directoris contenen el següent generat files pel disseny example.
Figura 4. Estructura de directoris de l'Exampel Disseny
Taula 1. Banc de proves File Descripcions
| File Noms | Descripció |
| Banc de proves clau i simulació Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Banc de proves de primer nivell file. El banc de proves crea una instancia de l'embolcall DUT i executa tasques Verilog HDL per generar i acceptar paquets. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | Embolcall DUT que instància DUT i altres components del banc de proves. |
| Scripts del banc de proves(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | L'script Siemens EDA ModelSim SE o Questa o Questa-Intel FPGA Edition per executar el banc de proves. |
| <design_example_dir>/ example_testbench/run_vcs.sh | L'script de Synopsys VCS per executar el banc de proves. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | L'script Synopsys VCS MX (combinat Verilog HDL i SystemVerilog amb VHDL) per executar el banc de proves. |
Ignoreu qualsevol altre script del simulador al fitxerample_dir>/example_testbench/ carpeta.
Taula 2. Disseny de maquinari Example File Descripcions
| File Noms | Descripcions |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | Projecte Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | Configuració del projecte Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Restriccions de disseny de Synopsys files. Podeu copiar-los i modificar-los files per al vostre propi disseny Intel Agilex™. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | Disseny Verilog HDL de primer nivell, example file. |
| <design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | Embolcall DUT que instància DUT i altres components del banc de proves. |
| <design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | Principal file per accedir a la consola del sistema. |
Simulació del disseny Exampel banc de proves
Figura 5. Procediment
Seguiu aquests passos per simular el banc de proves:
- A l'indicador d'ordres, canvieu al directori de simulació del banc de provesample_dir>/example_testbench. cd /example_testbench
- Executeu quartus_tlg al projecte generat file: quartus_tlg cpriphy_ftile_hw
- Executeu ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Executeu l'script de simulació per al simulador compatible que trieu. L'script compila i executa el banc de proves al simulador. Consulteu la taula Passos per simular el banc de proves.
- Analitza els resultats. El banc de proves reeixit va rebre cinc hiperframes i mostra "PASSAT".
Taula 3. Passos per simular el banc de proves al simulador Synopsys VCS*
| Simulador | Instruccions | |
| VCS | A la línia d'ordres, escriviu: | |
| sh run_vcs.sh | ||
| continuat… | ||
| Simulador | Instruccions | |
| VCS MX | A la línia d'ordres, escriviu: | |
| sh run_vcsmx.sh | ||
| ModelSim SE o Questa o Questa-Intel FPGA Edition | A la línia d'ordres, escriviu: | |
| vsim -do run_vsim.do | ||
| Si preferiu simular sense mostrar la GUI, escriviu: | ||
| vsim -c -do run_vsim.do | ||
El següent sampLa sortida del fitxer il·lustra una prova de simulació amb èxit per a 24.33024 Gbps amb 4 canals CPRI:
Compilació del projecte només de compilació
Per compilar l'example projecte, seguiu aquests passos:
- Assegureu-vos el disseny de la compilació exampla generació s'ha completat.
- Al programari Intel Quartus Prime Pro Edition, obriu el projecte Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Al menú Processament, feu clic a Inicia la compilació.
- Després de la compilació correcta, els informes sobre el temps i la utilització dels recursos estan disponibles a la sessió d'Intel Quartus Prime Pro Edition.
Informació relacionada
Fluxos de disseny basats en blocs
Compilació i configuració del disseny Example en maquinari
Per compilar el disseny de maquinari exampi configureu-lo al vostre dispositiu Intel Agilex, seguiu aquests passos:
- Assegureu-vos el disseny del maquinari exampla generació s'ha completat.
- Al programari Intel Quartus Prime Pro Edition, obriu el projecte Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- Editeu el fitxer .qsf file per assignar pins en funció del vostre maquinari.
- Al menú Processament, feu clic a Inicia la compilació.
- Després d'una compilació reeixida, un .sof file està disponible aample_dir>/hardware_test_design/output_filedirectori s.
Seguiu aquests passos per programar el disseny de maquinari, exampli al dispositiu Intel Agilex:
- Connecteu el kit de desenvolupament d'integritat del senyal del transceptor Intel Agilex I-series a l'ordinador amfitrió.
Nota: el kit de desenvolupament està preprogramat amb les freqüències de rellotge correctes per defecte. No cal que utilitzeu l'aplicació Clock Control per configurar les freqüències. - Al menú Eines, feu clic a Programador.
- Al Programador, feu clic a Configuració del maquinari.
- Seleccioneu un dispositiu de programació.
- Assegureu-vos que Mode estigui configurat en JTAG.
- Seleccioneu el dispositiu Intel Agilex i feu clic a Afegeix un dispositiu. El programador mostra un diagrama de blocs de les connexions entre els dispositius del vostre tauler.
- A la fila amb el vostre .sof, marqueu la casella del .sof.
- Marqueu la casella de la columna Programa/Configura.
- Feu clic a Inici.
Informació relacionada
- Fluxos de disseny basats en blocs
- Programació de dispositius Intel FPGA
- Anàlisi i depuració de dissenys amb la consola del sistema
Prova del disseny de maquinari Example
Després de compilar el disseny central F-Tile CPRI PHY Intel FPGA IP, exampi configureu-lo al vostre dispositiu Intel Agilex, podeu utilitzar la consola del sistema per programar el nucli IP i els seus registres de nucli IP PHY.
Per encendre la consola del sistema i provar el disseny del maquinari, example, seguiu aquests passos:
- Després del disseny de maquinari exampel fitxer està configurat al dispositiu Intel Agilex, al programari Intel Quartus Prime Pro Edition, al menú Eines, feu clic a Eines de depuració del sistema ➤ Consola del sistema.
- Al panell de la consola Tcl, escriviu cd hwtest per canviar el directoriample_dir>/hardware_test_design/hwtest_sl.
- Escriviu source main_script.tcl per obrir una connexió a JTAG dominar i començar la prova.
Disseny Example Descripció
El disseny example demostra la funcionalitat bàsica del nucli IP Intel FPGA F-Tile CPRI PHY. Podeu generar el disseny a partir de l'Example pestanya Disseny a l'editor de paràmetres IP de F-Tile CPRI PHY Intel FPGA.
Per generar el disseny exampli, primer heu d'establir els valors dels paràmetres per a la variació del nucli IP que voleu generar al vostre producte final. Podeu optar per generar el disseny example amb o sense la funció RS-FEC. La funció RS-FEC està disponible amb velocitats de bits de línia CPRI 10.1376, 12.1651 i 24.33024 Gbps.
Taula 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| Velocitat de bits de línia CPRI (Gbps) | Suport RS-FEC | Rellotge de referència (MHz) | Suport de latència determinista |
| 1.2288 | No | 153.6 | Sí |
| 2.4576 | No | 153.6 | Sí |
| 3.072 | No | 153.6 | Sí |
| 4.9152 | No | 153.6 | Sí |
| 6.144 | No | 153.6 | Sí |
| 9.8304 | No | 153.6 | Sí |
| 10.1376 | Amb i Sense | 184.32 | Sí |
| 12.1651 | Amb i Sense | 184.32 | Sí |
| 24.33024 | Amb i Sense | 184.32 | Sí |
Característiques
- Generar el disseny example amb funció RS-FEC
- Capacitats bàsiques de verificació de paquets, inclòs el recompte de latència d'anada i tornada
Disseny de simulació Example
El disseny F-Tile CPRI PHY Intel FPGA IP example genera un banc de proves de simulació i una simulació files que instancia el nucli IP Intel FPGA de F-Tile CPRI PHY quan seleccioneu l'opció Simulació.
Figura 6. Diagrama de blocs per a tarifes de línia 10.1316, 12.1651 i 24.33024 Gbps (amb i sense RS-FEC)
Figura 7. Diagrama de blocs per a 1.228, 2.4576, 3.072, 4.9152, 6.144 i 9.8304 Gbps de velocitat de línia
En aquest disseny example, el banc de proves de simulació proporciona funcionalitats bàsiques com ara l'inici i l'espera per bloquejar, transmetre i rebre paquets.
L'execució de la prova correcta mostra una sortida que confirma el comportament següent:
- La lògica del client restableix el nucli IP.
- La lògica del client espera l'alineació del camí de dades RX.
- La lògica del client transmet hiperframes a la interfície TX MII i espera que es rebin cinc hiperframes a la interfície RX MII. Els hiperframes es transmeten i es reben a la interfície MII d'acord amb les especificacions CPRI v7.0.
Nota: Els dissenys CPRI que tenen com a objectiu 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps de velocitat de línia utilitzen la interfície 8b/10b i els dissenys que s'orienten a 10.1, 12.1 i 24.3 Gbps (amb i sense RS-FEC) utilitzen la interfície MII. Aquest disseny exampinclou un comptador d'anada i tornada per comptar la latència d'anada i tornada de TX a RX. - La lògica del client llegeix el valor de latència d'anada i tornada i comprova el contingut i la correcció de les dades d'hiperframes al costat de RX MII un cop el comptador completa el recompte de latència d'anada i tornada.
Informació relacionada
- Especificacions CPRI
Disseny de maquinari Example
Figura 8. Disseny de maquinari Example Diagrama de blocs
Nota
- Els dissenys CPRI amb tarifes de línia CPRI de 2.4/4.9/9.8 Gbps utilitzen la interfície 8b/10b i tots els altres dissenys de tarifes de línia CPRI utilitzen la interfície MII.
- Els dissenys CPRI amb velocitats de línia CPRI de 2.4/4.9/9.8 Gbps necessiten un rellotge de referència del transceptor de 153.6 MHz i totes les altres taxes de línia CPRI necessiten 184.32 MHz.
El disseny de maquinari bàsic F-Tile CPRI PHY Intel FPGA IP, exampLe inclou els components següents:
- Nucli IP F-Tile CPRI PHY Intel FPGA.
- Bloc lògic de client de paquets que genera i rep trànsit.
- Comptador d'anada i tornada.
- IOPLL per generar samprellotge ling per a la lògica de latència determinista dins de la IP i el component del comptador d'anada i tornada al banc de proves.
- PLL del sistema per generar rellotges del sistema per a la IP.
- Descodificador d'adreces Avalon®-MM per descodificar l'espai d'adreces de reconfiguració per als mòduls CPRI, transceptor i Ethernet durant els accessos de reconfiguració.
- Fonts i sondes per afirmar restabliments i controlar els rellotges i alguns bits d'estat.
- JTAG controlador que es comunica amb la consola del sistema. Us comuniqueu amb la lògica del client mitjançant la consola del sistema.
Senyals d'interfície
Taula 5. Disseny ExampSenyals d'interfície
| Senyal | Direcció | Descripció |
| ref_clk100MHz | Entrada | Rellotge d'entrada per a l'accés CSR a totes les interfícies de reconfiguració. Condueix a 100 MHz. |
| i_clk_ref[0] | Entrada | Rellotge de referència per al sistema PLL. Condueix a 156.25 MHz. |
| i_clk_ref[1] | Entrada | Rellotge de referència del transceptor. Condueix a
• 153.6 MHz per a velocitats de línia CPRI 1.2, 2.4, 3, 4.9, 6.1 i 9.8 Gbps. • 184.32 MHz per a tarifes de línia CPRI 10.1,12.1, 24.3 i XNUMX Gbps amb i sense RS-FEC. |
| i_rx_serial[n] | Entrada | Dades sèrie d'entrada del transceptor PHY. |
| o_tx_serial[n] | Sortida | Transceptor PHY sortida de dades en sèrie. |
Disseny Examples Registres
Taula 6. Disseny Examples Registres
| Número de canal | Adreça base (adreça de byte) | Tipus de registre |
|
0 |
0 x 00000000 | Registres de reconfiguració CPRI PHY per al canal 0 |
| 0 x 00100000 | Registres de reconfiguració Ethernet per al canal 0 | |
| 0 x 00200000 | Registres de reconfiguració del transceptor per al canal 0 | |
|
1(2) |
0 x 01000000 | Registres de reconfiguració CPRI PHY per al canal 1 |
| 0 x 01100000 | Registres de reconfiguració Ethernet per al canal 1 | |
| 0 x 01200000 | Registres de reconfiguració del transceptor per al canal 1 | |
|
2(2) |
0 x 02000000 | Registres de reconfiguració CPRI PHY per al canal 2 |
| 0 x 02100000 | Registres de reconfiguració Ethernet per al canal 2 | |
| 0 x 02200000 | Registres de reconfiguració del transceptor per al canal 2 | |
| continuat… | ||
| Número de canal | Adreça base (adreça de byte) | Tipus de registre |
|
3(2) |
0 x 03000000 | Registres de reconfiguració CPRI PHY per al canal 3 |
| 0 x 03100000 | Registres de reconfiguració Ethernet per al canal 3 | |
| 0 x 03200000 | Registres de reconfiguració del transceptor per al canal 3 |
Aquests registres es reserven si no s'utilitza el canal.
F-Tile CPRI PHY Intel FPGA IP Disseny Example Arxius de guies d'usuari
Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.
| Versió Intel Quartus Prime | Versió IP Core | Guia d'usuari |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Disseny Example Guia de l'usuari |
Historial de revisions de documents per a F-Tile CPRI PHY Intel FPGA IP Design Example Guia de l'usuari
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Alliberament inicial. |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
Documents/Recursos
 |
intel F-Tile CPRI PHY FPGA IP Disseny Example [pdfGuia de l'usuari F-Tile CPRI PHY FPGA IP Disseny Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, Disseny IP Example, Disseny IP |
