英特尔 F-Tile CPRI PHY FPGA IP 设计示例ample
快速入门指南
F-Tile CPRI PHY 英特尔® FPGA IP 内核提供了一个仿真测试台和硬件设计实例amp支持编译和硬件测试的文件。 当您生成设计前ampLE，参数编辑器自动创建 file在硬件中模拟、编译和测试设计是必需的。
Intel 还提供了一个只编译的 examp可以用来快速估计 IP 内核面积和时序的项目。
F-Tile CPRI PHY 英特尔 FPGA IP 核提供生成设计实例的能力amp所有受支持的 CPRI 通道数和 CPRI 线路比特率组合的文件。 测试台和设计前amp支持 F-Tile CPRI PHY 英特尔 FPGA IP 核的多种参数组合。
图 1. Design Ex 的开发步骤ample
相关信息
- F-Tile CPRI PHY Intel FPGA IP 用户指南
- 有关 F-tile CPRI PHY IP 的详细信息。
- F-Tile CPRI PHY 英特尔 FPGA IP 发行说明
- IP 版本说明列出了特定版本中的 IP 更改。
硬件和软件要求
测试前任ample设计，使用以下硬件和软件：
- 英特尔 Quartus® Prime 专业版软件
- 系统控制台
- 支持的模拟器：
- 新思科技* VCS*
- 新思科技 VCS MX
- 西门子* EDA ModelSim* SE 或 Questa* — Questa-英特尔 FPGA 版
生成设计
图 2. 程序
图 3. 前ampIP 参数编辑器中的设计选项卡
要创建 Intel Quartus Prime Pro Edition 工程：
- 在英特尔 Quartus Prime 专业版中，点击 File ➤ New Project Wizard 创建一个新的 Quartus Prime 工程，或者 File ➤ 打开项目以打开现有的 Intel Quartus Prime 项目。 该向导会提示您指定一个设备。
- 指定设备系列 Agilex（I 系列）并选择满足所有这些要求的设备：
- 收发器瓦片是 F-瓦片
- 收发器速度等级为-1或-2
- 核心速度等级为-1或-2或-3
- 单击“完成”。
按照以下步骤生成 F-Tile CPRI PHY 英特尔 FPGA IP 硬件设计示例amp乐和测试台：
- 在 IP 目录中，找到并选择 F-Tile CPRI PHY Intel FPGA IP。 出现“新 IP 变体”窗口。
- 指定顶级名称为您的自定义 IP 变体。 参数编辑器将 IP 变体设置保存在 file 命名的.ip。
- 单击确定。 出现参数编辑器。
- 在 IP 选项卡上，为您的 IP 内核变体指定参数。
- 在前ample 设计选项卡，在 Ex 下amp设计 Files，选择Simulation选项生成testbench和compilation-only工程。 选择 Synthesis 选项以生成硬件设计示例amp乐。 您必须至少选择 Simulation 和 Synthesis 选项之一才能生成设计示例amp勒。
- 在前amp在 Design 选项卡的 Generated HDL Format 下，选择 Verilog HDL 或 VHDL。 如果选择 VHDL，则必须使用混合语言模拟器来模拟测试平台。 ex_中的被测设备目录是一个 VHDL 模型，但主要的测试台 file 是系统 Verilog file.
- 单击生成 Example 设计按钮。 选择前任amp出现 le Design Directory 窗口。
- 如果你想修改设计前amp默认显示的文件目录路径或名称 (cpriphy_ftile_0_example_design), 浏览到新路径并输入新设计 examp文件目录名 (ample_dir>）。
目录结构
F-Tile CPRI PHY 英特尔 FPGA IP 核设计实例ample file 目录包含以下生成的 files 为设计前amp勒。
图 4. 生成的 Ex 的目录结构amp设计
表 1. 测试平台 File 描述
| File 名字 | 描述 |
| 关键测试台和仿真 Files | |
| <设计_example_dir>/前ample_testbench/basic_avl_tb_top.sv | 顶层测试平台 file. 测试平台实例化 DUT 包装器并运行 Verilog HDL 任务以生成和接受数据包。 |
| <设计_example_dir>/前ample_testbench/cpriphy_ftile_wrapper.sv | 实例化 DUT 和其他测试平台组件的 DUT 包装器。 |
| 测试平台脚本(1) | |
| <设计_example_dir>/前ample_testbench/run_vsim.do | 用于运行测试台的 Siemens EDA ModelSim SE 或 Questa 或 Questa-Intel FPGA Edition 脚本。 |
| <设计_example_dir>/前ample_testbench/run_vcs.sh | 用于运行测试平台的 Synopsys VCS 脚本。 |
| <设计_example_dir>/前ample_testbench/run_vcsmx.sh | Synopsys VCS MX 脚本（将 Verilog HDL 和 SystemVerilog 与 VHDL 结合在一起）来运行测试平台。 |
忽略任何其他模拟器脚本ample_dir>/example_testbench/文件夹。
表 2. 硬件设计实例ample File 描述
| File 名字 | 描述 |
| <设计_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | 英特尔 Quartus Prime 项目 file. |
| <设计_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | 英特尔 Quartus Prime 项目设置 file. |
| <设计_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Synopsys 设计约束 file秒。 您可以复制和修改这些 file用于您自己的 Intel Agilex™ 设计。 |
| <设计_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | 顶层 Verilog HDL 设计实例ample file. |
| <设计_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | 实例化 DUT 和其他测试平台组件的 DUT 包装器。 |
| <设计_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | 主要的 file 用于访问系统控制台。 |
模拟设计实例amp测试平台
图 5. 程序
按照以下步骤模拟测试台：
- 在命令提示符下，切换到测试台仿真目录ample_dir>/example_testbench。 光盘/前任ample_testbench
- 在生成的项目上运行 quartus_tlg file：quartus_tlg cpriphy_ftile_hw
- 运行 ip-setup-simulation：ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- 为您选择的支持的模拟器运行模拟脚本。 该脚本在模拟器中编译并运行测试平台。 请参阅表模拟测试台的步骤。
- 分析结果。 成功的测试平台收到五个超帧，并显示“PASSED”。
表 3. 在 Synopsys VCS* 模拟器中模拟测试平台的步骤
| 模拟器 | 指示 | |
| 版本控制系统 | 在命令行中，键入： | |
| sh run_vcs.sh | ||
| 持续… | ||
| 模拟器 | 指示 | |
| 风控系统MX | 在命令行中，键入： | |
| sh run_vcsmx.sh | ||
| ModelSim SE 或 Questa 或 Questa-英特尔 FPGA 版 | 在命令行中，键入： | |
| vsim -do run_vsim.do | ||
| 如果您更喜欢在不显示 GUI 的情况下进行模拟，请键入： | ||
| vsim -c -do run_vsim.do | ||
以下ample 输出说明了使用 24.33024 个 CPRI 通道对 4 Gbps 的成功模拟测试运行：
编译仅编译项目
编译只编译的 example 项目，请按照下列步骤操作：
- 确保编译设计前ample生成完成。
- 在Intel Quartus Prime Pro Edition软件中，打开Intel Quartus Prime Pro Edition工程ample_dir>/compilation_test_design/cpriphy_ftile.qpf。
- 在处理菜单上，单击开始编译。
- 成功编译后，您的 Intel Quartus Prime Pro Edition 会话中提供时序和资源利用率报告。
相关信息
基于模块的设计流程
编译和配置 Design Examp硬件中的文件
编译硬件设计前amp文件并在您的英特尔 Agilex 设备上配置它，请按照以下步骤操作：
- 确保硬件设计前ample生成完成。
- 在英特尔 Quartus Prime 专业版软件中，打开英特尔 Quartus Prime 工程ample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf。
- 编辑.qsf file 根据您的硬件分配引脚。
- 在处理菜单上，单击开始编译。
- 编译成功后，一个.sof file 可用于ample_dir>/hardware_test_design/output_files 目录。
按照以下步骤对硬件设计进行编程ampIntel Agilex 设备上的文件：
- 将 Intel Agilex I 系列收发器信号完整性开发套件连接到主机。
注意：默认情况下，开发套件已使用正确的时钟频率进行预编程。 您不需要使用时钟控制应用程序来设置频率。 - 在工具菜单上，单击程序员。
- 在编程器中，单击硬件设置。
- 选择一个编程设备。
- 确保模式设置为 JTAG.
- 选择 Intel Agilex 设备并单击添加设备。 程序员显示电路板上设备之间连接的框图。
- 在您的 .sof 所在行中，选中 .sof 对应的复选框。
- 选中程序/配置列中的框。
- 单击“开始”。
相关信息
- 基于模块的设计流程
- 编程英特尔 FPGA 设备
- 使用系统控制台分析和调试设计
测试硬件设计实例ample
编译 F-Tile CPRI PHY Intel FPGA IP core design ex 后amp文件并在您的 Intel Agilex 器件上配置它，您可以使用系统控制台对 IP 核及其 PHY IP 核寄存器进行编程。
打开系统控制台并测试硬件设计amp乐，请按照下列步骤操作：
- 硬件设计ex之后amp文件在 Intel Agilex 器件上配置，在 Intel Quartus Prime Pro Edition 软件中，在 Tools 菜单上，点击 System Debugging Tools ➤ System Console。
- 在 Tcl 控制台窗格中，键入 cd hwtest 将目录更改为ample_dir>/hardware_test_design/hwtest_sl。
- 键入 source main_script.tcl 以打开到 J 的连接TAG 掌握并开始测试。
设计防爆amp文件说明
设计前amp文件演示了 F-Tile CPRI PHY 英特尔 FPGA IP 核的基本功能。 您可以从 Ex 生成设计ampF-Tile CPRI PHY 英特尔 FPGA IP 参数编辑器中的设计选项卡。
生成设计前amp文件中，您必须首先为您打算在最终产品中生成的 IP 核变体设置参数值。 您可以选择生成设计前amp带或不带 RS-FEC 功能的文件。 RS-FEC 功能适用于 10.1376、12.1651 和 24.33024 Gbps CPRI 线路比特率。
表 4. F-Tile CPRI PHY 英特尔 FPGA IP 核特性矩阵
| CPRI 线路比特率 (Gbps) | RS-FEC 支持 | 参考时钟 (MHz) | 确定性延迟支持 |
| 1.2288 | 不 | 153.6 | 是的 |
| 2.4576 | 不 | 153.6 | 是的 |
| 3.072 | 不 | 153.6 | 是的 |
| 4.9152 | 不 | 153.6 | 是的 |
| 6.144 | 不 | 153.6 | 是的 |
| 9.8304 | 不 | 153.6 | 是的 |
| 10.1376 | 有和没有 | 184.32 | 是的 |
| 12.1651 | 有和没有 | 184.32 | 是的 |
| 24.33024 | 有和没有 | 184.32 | 是的 |
特征
- 生成设计前amp具有 RS-FEC 功能的文件
- 基本数据包检查功能，包括往返延迟计数
仿真设计实例ample
F-Tile CPRI PHY 英特尔 FPGA IP 设计实例ample 生成模拟测试平台和模拟 file当您选择 Simulation 选项时，它会实例化 F-Tile CPRI PHY Intel FPGA IP 内核。
图 6. 10.1316、12.1651 和 24.33024 Gbps（有和没有 RS-FEC）线路速率的框图
图 7. 1.228、2.4576、3.072、4.9152、6.144 和 9.8304 Gbps 线路速率的框图
在这个设计前amp例如，仿真测试台提供基本功能，例如启动和等待锁定、发送和接收数据包。
成功的测试运行显示确认以下行为的输出：
- 客户端逻辑复位 IP 核。
- 客户端逻辑等待 RX 数据路径对齐。
- 客户端逻辑在 TX MII 接口上传输超帧，并等待在 RX MII 接口上接收到五个超帧。 超帧根据 CPRI v7.0 规范在 MII 接口上传输和接收。
笔记： 针对 1.2、2.4、3、4.9、6.1 和 9.8 Gbps 线路速率的 CPRI 设计使用 8b/10b 接口，针对 10.1、12.1 和 24.3 Gbps（带和不带 RS-FEC）的设计使用 MII 接口。 这个设计前amp文件包含一个往返计数器，用于计算从 TX 到 RX 的往返延迟。 - 客户端逻辑读取往返延迟值，并在计数器完成往返延迟计数后检查 RX MII 侧超帧数据的内容和正确性。
相关信息
- CPRI 规格
硬件设计实例ample
图 8. 硬件设计实例amp框图
笔记
- 具有 2.4/4.9/9.8 Gbps CPRI 线路速率的 CPRI 设计使用 8b/10b 接口，所有其他 CPRI 线路速率设计使用 MII 接口。
- 具有 2.4/4.9/9.8 Gbps CPRI 线路速率的 CPRI 设计需要 153.6 MHz 收发器参考时钟，而所有其他 CPRI 线路速率需要 184.32 MHz。
F-Tile CPRI PHY Intel FPGA IP核硬件设计实例amp文件包含以下组件：
- F-Tile CPRI PHY 英特尔 FPGA IP 核。
- 生成和接收流量的数据包客户端逻辑块。
- 往返柜台。
- IOPLL 生成 sampIP 内用于确定性延迟逻辑的时钟，以及测试台上的往返计数器组件。
- 系统 PLL 为 IP 生成系统时钟。
- Avalon®-MM 地址解码器，用于在重配置访问期间解码 CPRI、收发器和以太网模块的重配置地址空间。
- 用于断言复位和监视时钟和一些状态位的源和探测器。
- JTAG 与系统控制台通信的控制器。 您通过系统控制台与客户端逻辑通信。
接口信号
表 5. 设计实例amp接口信号
| 信号 | 方向 | 描述 |
| ref_clk100MHz | 输入 | 所有重配置接口上 CSR 访问的输入时钟。 以 100 MHz 驱动。 |
| i_clk_ref[0] | 输入 | 系统 PLL 的参考时钟。 以 156.25 MHz 驱动。 |
| i_clk_ref[1] | 输入 | 收发器参考时钟。 开车于
• 153.6 MHz 用于 CPRI 线路速率 1.2、2.4、3、4.9、6.1 和 9.8 Gbps。 • 184.32 MHz 用于 CPRI 线路速率 10.1,12.1、24.3 和 XNUMX Gbps，带和不带 RS-FEC。 |
| i_rx_串行[n] | 输入 | 收发器 PHY 输入串行数据。 |
| o_tx_serial[n] | 输出 | 收发器 PHY 输出串行数据。 |
设计防爆amp文件寄存器
表 6. 设计实例amp文件寄存器
| 频道编号 | 基地址（字节地址） | 注册类型 |
|
0 |
0x00000000 | 通道 0 的 CPRI PHY 重配置寄存器 |
| 0x00100000 | 通道 0 的以太网重配置寄存器 | |
| 0x00200000 | 通道 0 的收发器重配置寄存器 | |
|
1(2) |
0x01000000 | 通道 1 的 CPRI PHY 重配置寄存器 |
| 0x01100000 | 通道 1 的以太网重配置寄存器 | |
| 0x01200000 | 通道 1 的收发器重配置寄存器 | |
|
2(2) |
0x02000000 | 通道 2 的 CPRI PHY 重配置寄存器 |
| 0x02100000 | 通道 2 的以太网重配置寄存器 | |
| 0x02200000 | 通道 2 的收发器重配置寄存器 | |
| 持续… | ||
| 频道编号 | 基地址（字节地址） | 注册类型 |
|
3(2) |
0x03000000 | 通道 3 的 CPRI PHY 重配置寄存器 |
| 0x03100000 | 通道 3 的以太网重配置寄存器 | |
| 0x03200000 | 通道 3 的收发器重配置寄存器 |
如果不使用通道，这些寄存器将被保留。
F-Tile CPRI PHY 英特尔 FPGA IP 设计示例amp用户指南档案
如果未列出 IP 核版本，则适用先前 IP 核版本的用户指南。
| 英特尔 Quartus Prime 版本 | IP核版本 | 用户指南 |
| 21.2 | 2.0.0 | F-Tile CPRI PHY 英特尔 FPGA IP 设计示例amp用户指南 |
F-Tile CPRI PHY 英特尔 FPGA IP 设计示例的文档修订历史amp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | 初始版本。 |
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文件/资源
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英特尔 F-Tile CPRI PHY FPGA IP 设计示例ample [pdf] 用户指南 F-Tile CPRI PHY FPGA IP 设计实例ample, PHY FPGA IP 设计实例ample, F-Tile CPRI IP 设计实例ample，IP设计Examp乐，IP设计 |
