intel F-Tile CPRI PHY FPGA IP Design Example

სწრაფი დაწყების სახელმძღვანელო

F-Tile CPRI PHY Intel® FPGA IP ბირთვი უზრუნველყოფს სიმულაციური ტესტის მაგიდას და ტექნიკის დიზაინს.ample რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში.
Intel ასევე გთავაზობთ მხოლოდ კომპილაციის მაგალითსampპროექტი, რომელიც შეგიძლიათ გამოიყენოთ IP ბირთვის ფართობისა და დროის სწრაფად შესაფასებლად.
F-Tile CPRI PHY Intel FPGA IP ბირთვი უზრუნველყოფს დიზაინის გენერირების შესაძლებლობასamples CPRI არხების რაოდენობის და CPRI ხაზის ბიტის სიჩქარის ყველა მხარდაჭერილი კომბინაციისთვის. საცდელი მაგიდა და დიზაინი ეგampმხარს უჭერს F-Tile CPRI PHY Intel FPGA IP ბირთვის მრავალ პარამეტრულ კომბინაციას.

სურათი 1. დიზაინის განვითარების საფეხურები მაგample

დაკავშირებული ინფორმაცია

• F-Tile CPRI PHY Intel FPGA IP მომხმარებლის სახელმძღვანელო
  • დეტალური ინფორმაციისთვის F-ფილა CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP გამოშვების შენიშვნები
  • IP გამოშვების შენიშვნებში ჩამოთვლილია IP ცვლილებები კონკრეტულ გამოშვებაში.

ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები

ყოფილის შესამოწმებლადampდიზაინისთვის გამოიყენეთ შემდეგი აპარატურა და პროგრამული უზრუნველყოფა:

• Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფა
• სისტემის კონსოლი
• მხარდაჭერილი სიმულატორები:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ან Questa*— Questa-Intel FPGA Edition

დიზაინის გენერირება

სურათი 2. პროცედურა

სურათი 3. გამampდიზაინის ჩანართი IP პარამეტრის რედაქტორში

Intel Quartus Prime Pro Edition პროექტის შესაქმნელად:

1. Intel Quartus Prime Pro Edition-ში დააწკაპუნეთ File ➤ New Project Wizard ახალი Quartus Prime პროექტის შესაქმნელად, ან File ➤ გახსენით Project არსებული Intel Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა.
2. მიუთითეთ მოწყობილობების ოჯახი Agilex (I-სერია) და აირჩიეთ მოწყობილობა, რომელიც აკმაყოფილებს ყველა ამ მოთხოვნას:
   • გადამცემის ფილა არის F-ფილა
   • გადამცემის სიჩქარის ხარისხი არის -1 ან -2
   • ძირითადი სიჩქარის კლასი არის -1 ან -2 ან -3
3. დააწკაპუნეთ Finish.

მიჰყევით ამ ნაბიჯებს F-Tile CPRI PHY Intel FPGA IP ტექნიკის დიზაინის გენერირებისთვის example და testbench:

1. IP კატალოგში იპოვნეთ და აირჩიეთ F-Tile CPRI PHY Intel FPGA IP. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
2. მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
3. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
4. IP ჩანართზე მიუთითეთ თქვენი IP ბირთვის ვარიაციის პარამეტრები.
5. ყოფილზეample Design ჩანართი, ქვეშ Example დიზაინი Files, აირჩიეთ Simulation ვარიანტი, რათა გენერიროთ ტესტის მაგიდა და მხოლოდ კომპილაციის პროექტი. აირჩიეთ Synthesis ვარიანტი ტექნიკის დიზაინის გენერირებისთვის მაგampლე. თქვენ უნდა აირჩიოთ სიმულაციისა და სინთეზის ერთ-ერთი ვარიანტი, რომ შექმნათ დიზაინი exampლე.
6. ყოფილზეampჩანართი დიზაინი, გენერირებული HDL ფორმატის ქვეშ, აირჩიეთ Verilog HDL ან VHDL. თუ აირჩევთ VHDL-ს, თქვენ უნდა მოაწყოთ ტესტის მაგიდა შერეული ენების სიმულატორით. მოწყობილობა ტესტირების პროცესშია ყოფილი დირექტორია არის VHDL მოდელი, მაგრამ მთავარი ტესტის მაგიდა file არის System Verilog file.
7. დააჭირეთ Generate Exampდიზაინის ღილაკი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
8. თუ გსურთ შეცვალოთ დიზაინი ყოფილიampდირექტორიის გზა ან სახელი ნაჩვენები ნაგულისხმევიდან (cpriphy_ftile_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი (ample_dir>).

დირექტორია სტრუქტურა

F-Tile CPRI PHY Intel FPGA IP ბირთვის დიზაინი example file დირექტორიები შეიცავს შემდეგ გენერირებულს files დიზაინისთვის მაგampლე.

ნახაზი 4. გენერირებული ყოფილი დირექტორიის სტრუქტურაample დიზაინი

ცხრილი 1. ტესტის მაგიდა File აღწერილობები

File სახელები	აღწერა
Key Testbench და Simulation Files
<design_example_dir>/ ყოფილიample_testbench/basic_avl_tb_top.sv	უმაღლესი დონის საცდელი მაგიდა file. ტესტის საცავი ახდენს DUT შეფუთვას და აწარმოებს Verilog HDL ამოცანებს პაკეტების გენერირებისთვის და მისაღებად.
<design_example_dir>/ ყოფილიample_testbench/ cpriphy_ftile_wrapper.sv	DUT შეფუთვა, რომელიც ასახავს DUT-ს და სხვა საცდელ კომპონენტებს.
Testbench Scripts (1)
<design_example_dir>/ ყოფილიample_testbench/run_vsim.do	Siemens EDA ModelSim SE ან Questa ან Questa-Intel FPGA Edition სკრიპტი საცდელ მაგიდაზე გასაშვებად.
<design_example_dir>/ ყოფილიample_testbench/run_vcs.sh	Synopsys VCS სკრიპტი საცდელ მაგიდაზე გასაშვებად.
<design_example_dir>/ ყოფილიample_testbench/run_vcsmx.sh	Synopsys VCS MX სკრიპტი (კომბინირებული Verilog HDL და SystemVerilog VHDL-თან ერთად) საცდელ მაგიდაზე გასაშვებად.

იგნორირება ნებისმიერი სხვა სიმულატორი სკრიპტიample_dir>/example_testbench/ საქაღალდე.

ცხრილი 2. ტექნიკის დიზაინი მაგample File აღწერილობები

File სახელები	აღწერილობები
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Intel Quartus Prime პროექტი file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime პროექტის პარამეტრი file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys დიზაინის შეზღუდვები fileს. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ ისინი fileთქვენი საკუთარი Intel Agilex™ დიზაინისთვის.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	უმაღლესი დონის Verilog HDL დიზაინი example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT შეფუთვა, რომელიც ასახავს DUT-ს და სხვა საცდელ კომპონენტებს.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	მთავარი file სისტემის კონსოლზე წვდომისთვის.

დიზაინის სიმულაცია მაგample Testbench

სურათი 5. პროცედურა

მიჰყევით ამ ნაბიჯებს ტესტის მაგიდის სიმულაციისთვის:

1. ბრძანების სტრიქონში გადადით testbench სიმულაციის დირექტორიაშიample_dir>/example_testbench. cd /მაგample_testbench
2. გაუშვით quartus_tlg გენერირებულ პროექტზე file: quartus_tlg cpriphy_ftile_hw
3. გაუშვით ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში. იხილეთ ცხრილი ნაბიჯები ტესტის მაგიდის სიმულაციისთვის.
5. გაანალიზეთ შედეგები. წარმატებულმა საცდელმა ჯგუფმა მიიღო ხუთი ჰიპერჩარჩოები და აჩვენებს "გადავლილი".

ცხრილი 3. ტესტების სიმულაციის ნაბიჯები Synopsys VCS* Simulator-ში

სიმულატორი	ინსტრუქციები
VCS	ბრძანების სტრიქონში ჩაწერეთ:
	sh run_vcs.sh
განაგრძო…

სიმულატორი	ინსტრუქციები
VCS MX	ბრძანების სტრიქონში ჩაწერეთ:
	sh run_vcsmx.sh
ModelSim SE ან Questa ან Questa-Intel FPGA Edition	ბრძანების სტრიქონში ჩაწერეთ:
	vsim -do run_vsim.do
	თუ გირჩევნიათ სიმულაცია GUI-ის გამოტანის გარეშე, ჩაწერეთ:
	vsim -c -do run_vsim.do

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას 24.33024 Gbps სიჩქარით 4 CPRI არხით:

მხოლოდ კომპილაციის პროექტის შედგენა

შედგენა მხოლოდ კომპილაციის ყოფილი ყოფილიampპროექტში, მიჰყევით ამ ნაბიჯებს:

1. უზრუნველყოს კომპილაციის დიზაინი მაგampთაობა დასრულებულია.
2. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime Pro Edition პროექტიample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.
4. წარმატებული შედგენის შემდეგ, ანგარიშები დროისა და რესურსების გამოყენების შესახებ ხელმისაწვდომია თქვენს Intel Quartus Prime Pro Edition სესიაზე.

დაკავშირებული ინფორმაცია
ბლოკზე დაფუძნებული დიზაინის ნაკადები

დიზაინის შედგენა და კონფიგურაცია მაგample Hardware-ში

ტექნიკის დიზაინის შედგენა მაგampდა დააკონფიგურირეთ იგი თქვენს Intel Agilex მოწყობილობაზე, მიჰყევით ამ ნაბიჯებს:

1. უზრუნველყოს ტექნიკის დიზაინი მაგampთაობა დასრულებულია.
2. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime პროექტიample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. შეცვალეთ .qsf file თქვენი აპარატურის მიხედვით ქინძისთავების მინიჭება.
4. დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.
5. წარმატებული შედგენის შემდეგ, .სოფ file ხელმისაწვდომიაample_dir>/hardware_test_design/output_fileდირექტორია.

მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის დასაპროგრამებლად მაგample Intel Agilex მოწყობილობაზე:

• დააკავშირეთ Intel Agilex I-სერიის გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები მასპინძელ კომპიუტერთან.
  შენიშვნა: განვითარების ნაკრები წინასწარ დაპროგრამებულია სწორი საათის სიხშირით ნაგულისხმევად. თქვენ არ გჭირდებათ საათის კონტროლის აპლიკაციის გამოყენება სიხშირეების დასაყენებლად.
• ინსტრუმენტების მენიუში დააჭირეთ პროგრამისტს.
• პროგრამისტში დააჭირეთ Hardware Setup.
• აირჩიეთ პროგრამირების მოწყობილობა.
• დარწმუნდით, რომ რეჟიმი დაყენებულია JTAG.
• აირჩიეთ Intel Agilex მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს თქვენს დაფაზე მოწყობილობებს შორის კავშირების ბლოკ დიაგრამას.
• სტრიქონში თქვენი .sof-ით, მონიშნეთ ველი .sof-ისთვის.
• შეამოწმეთ ყუთი პროგრამა/კონფიგურაცია სვეტში.
• დააწკაპუნეთ დაწყება.

დაკავშირებული ინფორმაცია

• ბლოკზე დაფუძნებული დიზაინის ნაკადები
• Intel FPGA მოწყობილობების პროგრამირება
• დიზაინის ანალიზი და გამართვა სისტემის კონსოლით

ტექნიკის დიზაინის ტესტირება მაგample

F-Tile CPRI PHY Intel FPGA IP ძირითადი დიზაინის შედგენის შემდეგampდა დააკონფიგურირეთ იგი თქვენს Intel Agilex მოწყობილობაზე, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვისა და მისი PHY IP ბირთვის რეგისტრების დასაპროგრამებლად.
სისტემის კონსოლის ჩართვისა და ტექნიკის დიზაინის შესამოწმებლად მაგampმიჰყევით ამ ნაბიჯებს:

1. ტექნიკის დიზაინის შემდეგ ყოფილიample კონფიგურირებულია Intel Agilex მოწყობილობაზე, Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში, Tools მენიუში დააწკაპუნეთ სისტემის გამართვის ინსტრუმენტებზე ➤ სისტემის კონსოლზე.
2. Tcl Console-ის პანელში ჩაწერეთ cd hwtest დირექტორიაში შესაცვლელადample_dir>/hardware_test_design/hwtest_sl.
3. აკრიფეთ source main_script.tcl J-თან კავშირის გასახსნელადTAG დაეუფლეთ და დაიწყეთ ტესტი.

დიზაინი მაგampდა აღწერა

დიზაინი მაგample აჩვენებს F-Tile CPRI PHY Intel FPGA IP ბირთვის ძირითად ფუნქციონირებას. თქვენ შეგიძლიათ შექმნათ დიზაინი Exampდიზაინის ჩანართი F-Tile CPRI PHY Intel FPGA IP პარამეტრების რედაქტორში.
დიზაინის გენერირებისთვის მაგampასევე, ჯერ უნდა დააყენოთ პარამეტრის მნიშვნელობები IP ძირითადი ვარიაციისთვის, რომლის გენერირებასაც აპირებთ თქვენს საბოლოო პროდუქტში. თქვენ შეგიძლიათ აირჩიოთ დიზაინის გენერირება ყოფილიampRS-FEC ფუნქციით ან მის გარეშე. RS-FEC ფუნქცია ხელმისაწვდომია 10.1376, 12.1651 და 24.33024 Gbps CPRI ხაზის ბიტის სიჩქარით.
ცხრილი 4. F-Tile CPRI PHY Intel FPGA IP Core მახასიათებლების მატრიცა

CPRI ხაზის ბიტის სიხშირე (Gbps)	RS-FEC მხარდაჭერა	საცნობარო საათი (MHz)	დეტერმინისტული შეყოვნების მხარდაჭერა
1.2288	არა	153.6	დიახ
2.4576	არა	153.6	დიახ
3.072	არა	153.6	დიახ
4.9152	არა	153.6	დიახ
6.144	არა	153.6	დიახ
9.8304	არა	153.6	დიახ
10.1376	თან და მის გარეშე	184.32	დიახ
12.1651	თან და მის გარეშე	184.32	დიახ
24.33024	თან და მის გარეშე	184.32	დიახ

მახასიათებლები

• შექმენით დიზაინი example RS-FEC ფუნქციით
• პაკეტის შემოწმების ძირითადი შესაძლებლობები, მათ შორის ორმხრივი შეყოვნების რაოდენობა

სიმულაციური დიზაინი მაგample

F-Tile CPRI PHY Intel FPGA IP დიზაინი example წარმოქმნის სიმულაციური ტესტის მაგიდას და სიმულაციას fileეს ასახავს F-Tile CPRI PHY Intel FPGA IP ბირთვს სიმულაციის ოფციის არჩევისას.

სურათი 6. ბლოკ-დიაგრამა 10.1316, 12.1651 და 24.33024 გბიტი/წმ (RS-FEC-ით და მის გარეშე) ხაზების სიხშირეებისთვის

სურათი 7. ბლოკ-დიაგრამა 1.228, 2.4576, 3.072, 4.9152, 6.144 და 9.8304 Gbps ხაზის სიჩქარისთვის

ამ დიზაინში ყოფილიampმაგალითად, სიმულაციური ტესტის მაგიდა უზრუნველყოფს ძირითად ფუნქციონირებას, როგორიცაა გაშვება და პაკეტების დაბლოკვის, გადაცემის და მიღების მოლოდინი.
წარმატებული სატესტო გაშვება აჩვენებს გამომავალს, რომელიც ადასტურებს შემდეგ ქცევას:

1. კლიენტის ლოგიკა აღადგენს IP ბირთვს.
2. კლიენტის ლოგიკა ელოდება RX მონაცემთა ბილიკის გასწორებას.
3. კლიენტის ლოგიკა გადასცემს ჰიპერფრემებს TX MII ინტერფეისზე და ელოდება ხუთი ჰიპერჩარჩოების მიღებას RX MII ინტერფეისზე. ჰიპერჩარჩოები გადაიცემა და მიიღება MII ინტერფეისზე CPRI v7.0 სპეციფიკაციების მიხედვით.
   შენიშვნა: CPRI დიზაინები, რომლებიც მიზნად ისახავს 1.2, 2.4, 3, 4.9, 6.1 და 9.8 Gbps ხაზის სიჩქარეს, იყენებს 8b/10b ინტერფეისს, ხოლო დიზაინები, რომლებიც მიზნად ისახავს 10.1, 12.1 და 24.3 Gbps (RS-FEC-ით და მის გარეშე) იყენებს MII ინტერფეისს. ეს დიზაინი მაგample მოიცავს მრგვალი მოგზაურობის მრიცხველს, რათა დაითვალოს ორმხრივი მოგზაურობის შეყოვნება TX-დან RX-მდე.
4. კლიენტის ლოგიკა კითხულობს მრგვალი მოგზაურობის შეყოვნების მნიშვნელობას და ამოწმებს ჰიპერჩარჩოების მონაცემების შინაარსს და სისწორეს RX MII მხარეს, როგორც კი მრიცხველი დაასრულებს ორმხრივი მოგზაურობის შეყოვნების დათვლას.

დაკავშირებული ინფორმაცია

• CPRI სპეციფიკაციები

ტექნიკის დიზაინი მაგample

სურათი 8. ტექნიკის დიზაინი მაგampბლოკის დიაგრამა

 

შენიშვნა

1. CPRI დიზაინი 2.4/4.9/9.8 Gbps CPRI ხაზის სიჩქარით იყენებს 8b/10b ინტერფეისს და ყველა სხვა CPRI ხაზის განაკვეთების დიზაინი იყენებს MII ინტერფეისს.
2. CPRI დიზაინებს 2.4/4.9/9.8 Gbps CPRI ხაზის სიხშირით სჭირდება 153.6 MHz გადამცემის საცნობარო საათი და ყველა სხვა CPRI ხაზის სიხშირე სჭირდება 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP ძირითადი ტექნიკის დიზაინი example მოიცავს შემდეგ კომპონენტებს:

• F-Tile CPRI PHY Intel FPGA IP ბირთვი.
• კლიენტის პაკეტის ლოგიკური ბლოკი, რომელიც წარმოქმნის და იღებს ტრაფიკს.
• ორმხრივი მრიცხველი.
• IOPLL გენერირება sampling საათი დეტერმინისტული შეყოვნების ლოგიკისთვის IP-ში და მრგვალი მოგზაურობის მრიცხველის კომპონენტი ტესტის მაგიდაზე.
• სისტემის PLL IP-სთვის სისტემის საათების გენერირებისთვის.
• Avalon®-MM მისამართების დეკოდერი CPRI, გადამცემი და Ethernet მოდულების ხელახალი კონფიგურაციის მისამართის სივრცის დეკოდირებისთვის, ხელახალი წვდომის დროს.
• წყაროები და ზონდები გადატვირთვის დასამტკიცებლად და საათების და რამდენიმე სტატუსის ბიტის მონიტორინგისთვის.
• JTAG კონტროლერი, რომელიც აკავშირებს სისტემის კონსოლს. თქვენ დაუკავშირდით კლიენტის ლოგიკას სისტემის კონსოლის მეშვეობით.

ინტერფეისის სიგნალები

ცხრილი 5. დიზაინი მაგampინტერფეისის სიგნალები

სიგნალი	მიმართულება	აღწერა
ref_clk100MHz	შეყვანა	შეიტანეთ საათი CSR წვდომისთვის ყველა რეკონფიგურაციის ინტერფეისზე. იმოძრავეთ 100 MHz სიხშირით.
i_clk_ref[0]	შეყვანა	საცნობარო საათი System PLL-ისთვის. იმოძრავეთ 156.25 MHz სიხშირით.
i_clk_ref[1]	შეყვანა	გადამცემის საცნობარო საათი. იმოძრავეთ • 153.6 MHz CPRI ხაზის სიხშირისთვის 1.2, 2.4, 3, 4.9, 6.1 და 9.8 Gbps. • 184.32 MHz CPRI ხაზის სიხშირეებისთვის 10.1,12.1, 24.3 და XNUMX Gbps RS-FEC-ით და მის გარეშე.
i_rx_serial[n]	შეყვანა	გადამცემი PHY შეაქვს სერიულ მონაცემებს.
o_tx_serial[n]	გამომავალი	გადამცემი PHY გამოსცემს სერიულ მონაცემებს.

დიზაინი მაგampლე რეგისტრაცია

ცხრილი 6. დიზაინი მაგampლე რეგისტრაცია

არხის ნომერი	საბაზისო მისამართი (ბაიტის მისამართი)	რეგისტრაციის ტიპი
0	0x00000000	CPRI PHY რეკონფიგურაციის რეგისტრირება არხისთვის 0
	0x00100000	Ethernet Reconfiguration რეგისტრირდება არხისთვის 0
	0x00200000	გადამცემის ხელახალი კონფიგურაცია რეგისტრირდება არხზე 0
1(2)	0x01000000	CPRI PHY რეკონფიგურაციის რეგისტრირება არხისთვის 1
	0x01100000	Ethernet Reconfiguration რეგისტრირდება არხისთვის 1
	0x01200000	გადამცემის ხელახალი კონფიგურაცია რეგისტრირდება არხზე 1
2(2)	0x02000000	CPRI PHY რეკონფიგურაციის რეგისტრირება არხისთვის 2
	0x02100000	Ethernet Reconfiguration რეგისტრირდება არხისთვის 2
	0x02200000	გადამცემის ხელახალი კონფიგურაცია რეგისტრირდება არხზე 2
განაგრძო…

არხის ნომერი	საბაზისო მისამართი (ბაიტის მისამართი)	რეგისტრაციის ტიპი
3(2)	0x03000000	CPRI PHY რეკონფიგურაციის რეგისტრირება არხისთვის 3
	0x03100000	Ethernet Reconfiguration რეგისტრირდება არხისთვის 3
	0x03200000	გადამცემის ხელახალი კონფიგურაცია რეგისტრირდება არხზე 3

ეს რეესტრები დაცულია, თუ არხი არ არის გამოყენებული.

F-Tile CPRI PHY Intel FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

Intel Quartus Prime ვერსია	IP Core ვერსია	მომხმარებლის სახელმძღვანელო
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის გადასინჯვის ისტორია F-Tile CPRI PHY Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2021.10.04	21.3	3.0.0	დამატებულია ახალი ტრენაჟორების მხარდაჭერა განყოფილებაში: ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები. განახლებული ნაბიჯები განყოფილებაში: დიზაინის სიმულაცია მაგample Testbench. განახლებულია შემდეგი სექციები ხაზის განაკვეთის ახალი ინფორმაციით: დიზაინი მაგampდა აღწერა სიმულაციური დიზაინი მაგample ინტერფეისის სიგნალები განაახლეთ მისამართი განყოფილებაში: დიზაინი მაგampლე რეგისტრაცია.
2021.06.21	21.2	2.0.0	თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

დოკუმენტები / რესურსები

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP დიზაინი მაგample, F-Tile CPRI IP Design Example, IP Design Example, IP დიზაინი

ცნობები

• მომხმარებლის სახელმძღვანელო