인텔 F-Tile CPRI PHY FPGA IP 디자인 Example
빠른 시작 가이드
F-Tile CPRI PHY Intel® FPGA IP 코어는 시뮬레이션 테스트 벤치 및 하드웨어 설계를 제공합니다.amp컴파일 및 하드웨어 테스트를 지원하는 파일입니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file하드웨어에서 디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.
Intel은 또한 컴파일 전용 ex를 제공합니다.ampIP 코어 영역 및 타이밍을 빠르게 추정하는 데 사용할 수 있는 프로젝트.
F-Tile CPRI PHY Intel FPGA IP 코어는 외부 설계 생성 기능을 제공합니다.ampCPRI 채널 수와 CPRI 라인 비트 전송률의 지원되는 모든 조합에 대한 파일입니다. 테스트벤치 및 디자인 EXamp파일은 F-Tile CPRI PHY Intel FPGA IP 코어의 다양한 매개변수 조합을 지원합니다.
그림 1. Design Ex의 개발 단계ample
관련 정보
- F-Tile CPRI PHY 인텔 FPGA IP 사용 설명서
- F-tile CPRI PHY IP에 대한 자세한 내용을 확인하세요.
- F-Tile CPRI PHY 인텔 FPGA IP 릴리스 노트
- IP 릴리스 노트에는 특정 릴리스의 IP 변경 사항이 나열되어 있습니다.
하드웨어 및 소프트웨어 요구 사항
ex를 테스트하려면amp설계를 위해 다음 하드웨어 및 소프트웨어를 사용하십시오.
- 인텔 Quartus® 프라임 프로 에디션 소프트웨어
- 시스템 콘솔
- 지원되는 시뮬레이터:
- 시놉시스* VCS*
- 시놉시스 VCS MX
- Siemens* EDA ModelSim* SE 또는 Questa* - Questa-Intel FPGA 에디션
디자인 생성
그림 2. 절차
그림 3. 예ampIP 매개변수 편집기의 디자인 탭
Intel Quartus Prime Pro Edition 프로젝트를 생성하려면:
- Intel Quartus Prime Pro Edition에서 다음을 클릭합니다. File ➤ 새 Quartus Prime 프로젝트를 생성하는 새 프로젝트 마법사 또는 File ➤ 프로젝트를 열어 기존 Intel Quartus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.
- 장치 제품군 Agilex(I-시리즈)를 지정하고 다음 요구 사항을 모두 충족하는 장치를 선택합니다.
- 트랜시버 타일은 F 타일입니다.
- 트랜시버 속도 등급은 -1 또는 -2입니다.
- 코어 속도 등급은 -1, -2 또는 -3입니다.
- 마침을 클릭합니다.
F-Tile CPRI PHY Intel FPGA IP 하드웨어 설계를 생성하려면 다음 단계를 따르십시오.amp파일 및 테스트벤치:
- IP 카탈로그에서 F-Tile CPRI PHY Intel FPGA IP를 찾아 선택합니다. 새 IP 변형 창이 나타납니다.
- 최상위 이름 지정 사용자 지정 IP 변형에 대해. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
- IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
- 엑스에서amp디자인 탭, Ex 아래amp르 디자인 Files, 시뮬레이션 옵션을 선택하여 테스트벤치와 컴파일 전용 프로젝트를 생성합니다. 하드웨어 설계를 생성하려면 합성 옵션을 선택하세요.amp르. 설계 ex를 생성하려면 시뮬레이션 및 합성 옵션 중 하나 이상을 선택해야 합니다.amp르.
- 엑스에서amp디자인 탭의 생성된 HDL 형식에서 Verilog HDL 또는 VHDL을 선택합니다. VHDL을 선택하는 경우 혼합 언어 시뮬레이터로 테스트벤치를 시뮬레이션해야 합니다. ex_에서 테스트 중인 장치 디렉터리는 VHDL 모델이지만 기본 테스트벤치는 file 시스템 Verilog입니다 file.
- Ex 생성을 클릭하세요.amp르 디자인 버튼. 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
- 디자인을 수정하고 싶다면 examp표시된 기본값의 파일 디렉터리 경로 또는 이름(cpriphy_ftile_0_example_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름(ample_dir>).
디렉토리 구조
F-Tile CPRI PHY Intel FPGA IP 코어 설계 example file 디렉토리에는 다음이 생성됩니다. files 디자인 전amp르.
그림 4. 생성된 Ex의 디렉터리 구조amp르 디자인
표 1. 테스트벤치 File 설명
| File 이름 | 설명 |
| 주요 테스트벤치 및 시뮬레이션 Files | |
| <디자인_example_dir>/ 예ample_testbench/basic_avl_tb_top.sv | 최상위 테스트벤치 file. 테스트벤치는 DUT 래퍼를 인스턴스화하고 Verilog HDL 작업을 실행하여 패킷을 생성하고 수락합니다. |
| <디자인_example_dir>/ 예ample_testbench/cpriphy_ftile_wrapper.sv | DUT 및 기타 테스트벤치 구성 요소를 인스턴스화하는 DUT 래퍼입니다. |
| 테스트벤치 스크립트(1) | |
| <디자인_example_dir>/ 예ample_testbench/run_vsim.do | 테스트벤치를 실행하기 위한 Siemens EDA ModelSim SE, Questa 또는 Questa-Intel FPGA Edition 스크립트. |
| <디자인_example_dir>/ 예ample_testbench/run_vcs.sh | 테스트벤치를 실행하기 위한 Synopsys VCS 스크립트. |
| <디자인_example_dir>/ 예ample_testbench/run_vcsmx.sh | 테스트벤치를 실행하기 위한 Synopsys VCS MX 스크립트(Verilog HDL 및 SystemVerilog를 VHDL과 결합). |
다른 시뮬레이터 스크립트는 무시하십시오.ample_dir>/example_testbench/폴더.
표 2. 하드웨어 설계 Example File 설명
| File 이름 | 설명 |
| <디자인_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf | 인텔 Quatus 프라임 프로젝트 file. |
| <디자인_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf | Intel Quartus Prime 프로젝트 설정 file. |
| <디자인_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc | Synopsys 설계 제약 file에스. 이것을 복사하고 수정할 수 있습니다 file귀하의 Intel Agilex™ 디자인을 위한 것입니다. |
| <디자인_example_dir>/hardware_test_design/cpriphy_ftile_hw.v | 최상위 Verilog HDL 디자인 example file. |
| <디자인_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv | DUT 및 기타 테스트벤치 구성 요소를 인스턴스화하는 DUT 래퍼입니다. |
| <디자인_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl | 기본 file 시스템 콘솔에 액세스하기 위한 것입니다. |
Design Ex 시뮬레이션amp르 테스트벤치
그림 5. 절차
테스트 벤치를 시뮬레이션하려면 다음 단계를 따르십시오.
- 명령 프롬프트에서 테스트벤치 시뮬레이션 디렉터리로 변경합니다.ample_dir>/example_testbench. CD /전ample_testbench
- 생성된 프로젝트에서 quartus_tlg를 실행합니다. file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation 실행: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- 선택한 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 실행하십시오. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. 테스트벤치 시뮬레이션 단계 표를 참조하세요.
- 결과를 분석하십시오. 성공적인 테스트벤치는 5개의 하이퍼프레임을 수신하고 "PASSED"를 표시합니다.
표 3. Synopsys VCS* 시뮬레이터에서 테스트 벤치를 시뮬레이션하는 단계
| 모의 실험 장치 | 지침 | |
| 브이씨에스(VCS) | 명령줄에 다음을 입력합니다. | |
| sh run_vcs.sh | ||
| 계속되는… | ||
| 모의 실험 장치 | 지침 | |
| VCS MX | 명령줄에 다음을 입력합니다. | |
| sh run_vcsmx.sh | ||
| ModelSim SE, Questa 또는 Questa-Intel FPGA Edition | 명령줄에 다음을 입력합니다. | |
| vsim -do run_vsim.do | ||
| GUI를 표시하지 않고 시뮬레이션하려면 다음을 입력하십시오. | ||
| vsim -c -do run_vsim.do | ||
다음은amp파일 출력은 24.33024개의 CPRI 채널을 사용하여 4Gbps에 대해 실행된 성공적인 시뮬레이션 테스트를 보여줍니다.
컴파일 전용 프로젝트 컴파일하기
컴파일 전용 ex를 컴파일하려면amp프로젝트를 진행하려면 다음 단계를 따르세요.
- 컴파일 디자인 보장amp세대가 완성되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime Pro Edition 프로젝트를 엽니다.ample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
- 컴파일이 성공적으로 완료되면 Intel Quartus Prime Pro Edition 세션에서 타이밍 및 리소스 활용도에 대한 보고서를 사용할 수 있습니다.
관련 정보
블록 기반 설계 흐름
Design Ex 컴파일 및 구성amp하드웨어 분야
하드웨어 설계를 컴파일하려면 examp파일을 Intel Agilex 장치에서 구성하려면 다음 단계를 따르세요.
- 하드웨어 설계 보장amp세대가 완성되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.ample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- .qsf 편집 file 하드웨어에 따라 핀을 할당합니다.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
- 성공적인 컴파일 후 .sof file 에서 사용할 수 있습니다ample_dir>/hardware_test_design/output_files 디렉토리.
하드웨어 설계를 프로그래밍하려면 다음 단계를 따르세요.ampIntel Agilex 장치의 파일:
- Intel Agilex I 시리즈 트랜시버 신호 무결성 개발 키트를 호스트 컴퓨터에 연결합니다.
참고: 개발 키트는 기본적으로 올바른 클록 주파수로 사전 프로그래밍되어 있습니다. 주파수를 설정하기 위해 Clock Control 애플리케이션을 사용할 필요는 없습니다. - 도구 메뉴에서 프로그래머를 클릭하십시오.
- 프로그래머에서 하드웨어 설정을 클릭합니다.
- 프로그래밍 장치를 선택하십시오.
- 모드가 J로 설정되어 있는지 확인하십시오.TAG.
- Intel Agilex 장치를 선택하고 장치 추가를 클릭합니다. 프로그래머는 보드의 장치 간 연결에 대한 블록 다이어그램을 표시합니다.
- .sof가 있는 행에서 .sof 확인란을 선택합니다.
- 프로그램/구성 열의 확인란을 선택합니다.
- 시작을 클릭하세요.
관련 정보
- 블록 기반 설계 흐름
- Intel FPGA 장치 프로그래밍
- 시스템 콘솔로 설계 분석 및 디버깅
하드웨어 설계 Ex 테스트ample
F-Tile CPRI PHY Intel FPGA IP 코어 디자인을 컴파일한 후 exampIntel Agilex 장치에서 파일을 구성하고 시스템 콘솔을 사용하여 IP 코어와 해당 PHY IP 코어 레지스터를 프로그래밍할 수 있습니다.
시스템 콘솔을 켜고 하드웨어 설계를 테스트하려면 examp르, 다음 단계를 따르십시오.
- 하드웨어 설계 이후amp파일은 Intel Agilex 장치에 구성되어 있으며 Intel Quartus Prime Pro Edition 소프트웨어의 도구 메뉴에서 시스템 디버깅 도구 ➤ 시스템 콘솔을 클릭합니다.
- Tcl 콘솔 창에서 cd hwtest를 입력하여 디렉토리를 다음으로 변경합니다.ample_dir>/hardware_test_design/hwtest_sl.
- source main_script.tcl을 입력하여 J에 대한 연결을 엽니다.TAG 마스터하고 테스트를 시작하세요.
디자인 전amp르 설명
디자인 전amp파일은 F-Tile CPRI PHY Intel FPGA IP 코어의 기본 기능을 보여줍니다. Ex에서 디자인을 생성할 수 있습니다.ampF-Tile CPRI PHY Intel FPGA IP 매개변수 편집기의 디자인 탭.
디자인을 생성하려면 examp파일을 사용하려면 먼저 최종 제품에서 생성하려는 IP 코어 변형에 대한 매개변수 값을 설정해야 합니다. 예를 들어 디자인을 생성하도록 선택할 수 있습니다.ampRS-FEC 기능이 있거나 없는 파일. RS-FEC 기능은 10.1376, 12.1651 및 24.33024Gbps CPRI 회선 비트 전송률에서 사용할 수 있습니다.
표 4. F-Tile CPRI PHY Intel FPGA IP 코어 기능 매트릭스
| CPRI 회선 비트 전송률(Gbps) | RS-FEC 지원 | 기준 클록(MHz) | 결정적 지연 지원 |
| 1.2288 | 아니요 | 153.6 | 예 |
| 2.4576 | 아니요 | 153.6 | 예 |
| 3.072 | 아니요 | 153.6 | 예 |
| 4.9152 | 아니요 | 153.6 | 예 |
| 6.144 | 아니요 | 153.6 | 예 |
| 9.8304 | 아니요 | 153.6 | 예 |
| 10.1376 | 유무에 관계없이 | 184.32 | 예 |
| 12.1651 | 유무에 관계없이 | 184.32 | 예 |
| 24.33024 | 유무에 관계없이 | 184.32 | 예 |
특징
- 디자인 ex 생성ampRS-FEC 기능이 있는 파일
- 왕복 대기 시간 수를 포함한 기본 패킷 검사 기능
시뮬레이션 설계 Example
F-Tile CPRI PHY Intel FPGA IP 디자인 examp파일은 시뮬레이션 테스트벤치 및 시뮬레이션을 생성합니다. file시뮬레이션 옵션을 선택할 때 F-Tile CPRI PHY Intel FPGA IP 코어를 인스턴스화합니다.
그림 6. 10.1316, 12.1651 및 24.33024Gbps(RS-FEC 유무) 회선 속도의 블록 다이어그램
그림 7. 1.228, 2.4576, 3.072, 4.9152, 6.144 및 9.8304Gbps 회선 속도의 블록 다이어그램
이 디자인에서 예amp즉, 시뮬레이션 테스트벤치는 시작 및 잠금 대기, 패킷 전송 및 수신과 같은 기본 기능을 제공합니다.
성공적인 테스트 실행은 다음 동작을 확인하는 출력을 표시합니다.
- 클라이언트 로직이 IP 코어를 재설정합니다.
- 클라이언트 로직은 RX 데이터 경로 정렬을 기다립니다.
- 클라이언트 로직은 TX MII 인터페이스에서 하이퍼프레임을 전송하고 RX MII 인터페이스에서 7.0개의 하이퍼프레임이 수신될 때까지 기다립니다. 하이퍼프레임은 CPRI vXNUMX 사양에 따라 MII 인터페이스에서 전송 및 수신됩니다.
메모: 1.2, 2.4, 3, 4.9, 6.1 및 9.8Gbps 회선 속도를 대상으로 하는 CPRI 설계는 8b/10b 인터페이스를 사용하고 10.1, 12.1 및 24.3Gbps(RS-FEC 포함 및 제외)를 대상으로 하는 설계는 MII 인터페이스를 사용합니다. 이 디자인은 전amp파일에는 TX에서 RX까지의 왕복 대기 시간을 계산하는 왕복 카운터가 포함되어 있습니다. - 클라이언트 로직은 왕복 대기 시간 값을 읽고 카운터가 왕복 대기 시간 계산을 완료하면 RX MII 측에서 하이퍼프레임 데이터의 내용과 정확성을 확인합니다.
관련 정보
- CPRI 사양
하드웨어 설계 예ample
그림 8. 하드웨어 설계 Examp블록 다이어그램
메모
- 2.4/4.9/9.8Gbps CPRI 회선 속도를 갖춘 CPRI 설계는 8b/10b 인터페이스를 사용하고 다른 모든 CPRI 회선 속도 설계는 MII 인터페이스를 사용합니다.
- 2.4/4.9/9.8Gbps CPRI 회선 속도를 갖춘 CPRI 설계에는 153.6MHz 트랜시버 참조 클록이 필요하고 다른 모든 CPRI 회선 속도에는 184.32MHz가 필요합니다.
F-Tile CPRI PHY Intel FPGA IP 코어 하드웨어 설계 examp파일에는 다음 구성 요소가 포함됩니다.
- F-Tile CPRI PHY 인텔 FPGA IP 코어.
- 트래픽을 생성하고 수신하는 패킷 클라이언트 논리 블록입니다.
- 왕복 카운터.
- 를 생성하는 IOPLLampIP 내부의 결정론적 대기 시간 논리를 위한 링 클럭과 테스트 벤치의 왕복 카운터 구성 요소입니다.
- IP에 대한 시스템 클럭을 생성하는 시스템 PLL.
- 재구성 액세스 중에 CPRI, 트랜시버 및 이더넷 모듈에 대한 재구성 주소 공간을 디코딩하는 Avalon®-MM 주소 디코더입니다.
- 재설정을 주장하고 클럭과 몇 가지 상태 비트를 모니터링하기 위한 소스 및 프로브입니다.
- JTAG 시스템 콘솔과 통신하는 컨트롤러입니다. 시스템 콘솔을 통해 클라이언트 로직과 통신합니다.
인터페이스 신호
표 5. 설계 Examp인터페이스 신호
| 신호 | 방향 | 설명 |
| ref_clk100MHz | 입력 | 모든 재구성 인터페이스에서 CSR 액세스를 위한 입력 클럭입니다. 100MHz로 구동합니다. |
| i_clk_ref[0] | 입력 | 시스템 PLL용 기준 클록. 156.25MHz로 구동합니다. |
| i_clk_ref[1] | 입력 | 트랜시버 기준 클럭. 운전 장소
• CPRI 회선 속도 153.6, 1.2, 2.4, 3, 4.9 및 6.1Gbps의 경우 9.8MHz. • RS-FEC 유무에 관계없이 CPRI 회선 속도 184.32, 10.1,12.1 및 24.3Gbps의 경우 XNUMXMHz입니다. |
| i_rx_serial[n] | 입력 | 트랜시버 PHY 입력 직렬 데이터. |
| o_tx_serial[n] | 산출 | 트랜시버 PHY 출력 직렬 데이터. |
디자인 전amp르 레지스터
표 6. 설계 Examp르 레지스터
| 채널 번호 | 기본 주소(바이트 주소) | 레지스터 유형 |
|
0 |
0x00000000 | 채널 0에 대한 CPRI PHY 재구성 레지스터 |
| 0x00100000 | 채널 0에 대한 이더넷 재구성 레지스터 | |
| 0x00200000 | 채널 0에 대한 트랜시버 재구성 레지스터 | |
|
1(2) |
0x01000000 | 채널 1에 대한 CPRI PHY 재구성 레지스터 |
| 0x01100000 | 채널 1에 대한 이더넷 재구성 레지스터 | |
| 0x01200000 | 채널 1에 대한 트랜시버 재구성 레지스터 | |
|
2(2) |
0x02000000 | 채널 2에 대한 CPRI PHY 재구성 레지스터 |
| 0x02100000 | 채널 2에 대한 이더넷 재구성 레지스터 | |
| 0x02200000 | 채널 2에 대한 트랜시버 재구성 레지스터 | |
| 계속되는… | ||
| 채널 번호 | 기본 주소(바이트 주소) | 레지스터 유형 |
|
3(2) |
0x03000000 | 채널 3에 대한 CPRI PHY 재구성 레지스터 |
| 0x03100000 | 채널 3에 대한 이더넷 재구성 레지스터 | |
| 0x03200000 | 채널 3에 대한 트랜시버 재구성 레지스터 |
이 레지스터는 채널이 사용되지 않는 경우 예약됩니다.
F-Tile CPRI PHY Intel FPGA IP 디자인 Examp사용자 가이드 아카이브
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP 디자인 Example 사용자 가이드 |
F-Tile CPRI PHY Intel FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | 최초 출시. |
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문서 / 리소스
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인텔 F-Tile CPRI PHY FPGA IP 디자인 Example [PDF 파일] 사용자 가이드 F-Tile CPRI PHY FPGA IP 설계 Example, PHY FPGA IP 설계 Example, F-Tile CPRI IP 디자인 Examp르, IP 디자인 Examp르, IP 디자인 |
