intel F-tile CPRI PHY FPGA IP ډیزاین Example
د چټک پیل لارښود
د F-Tile CPRI PHY Intel® FPGA IP کور د سمولیشن ټیسټ بینچ او هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي. کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
انټیل هم د تالیف یوازې چمتو کويample پروژه چې تاسو کولی شئ د IP اصلي ساحې او وخت ګړندي اټکل کولو لپاره وکاروئ.
د F-Tile CPRI PHY Intel FPGA IP کور د ډیزاین پخوانی تولید وړتیا چمتو کويampد CPRI چینلونو او CPRI لاین بټ نرخونو د ټولو ملاتړ شوي ترکیبونو لپاره. د ټیسټ بینچ او ډیزاین example د F-tile CPRI PHY Intel FPGA IP کور ډیری پیرامیټر ترکیبونو ملاتړ کوي.
شکل 1. د ډیزاین لپاره د پراختیا مرحلې Example
اړوند معلومات
- د F-Tile CPRI PHY Intel FPGA IP کارن لارښود
- د مفصل معلوماتو لپاره د F-tile CPRI PHY IP.
- د F-Tile CPRI PHY Intel FPGA IP خوشې یادښتونه
- د IP ریلیز نوټس لیست په ځانګړي ریلیز کې IP بدلونونه.
د هارډویر او سافټویر اړتیاوې
د پخوانۍ ازموینې لپارهampد ډیزاین لپاره، لاندې هارډویر او سافټویر وکاروئ:
- د Intel Quartus® Prime Pro Edition سافټویر
- د سیسټم کنسول
- ملاتړ شوي سمیلیټرونه:
- Synopsys* VCS*
- Synopsys VCS MX
- سیمنز* EDA ماډلسیم* SE یا Questa*— Questa-Intel FPGA نسخه
د ډیزاین تولید
شکل 2. طرزالعمل
شکل 3. پخوانیampد IP پیرامیټر مدیر کې د ډیزاین ټب
د Intel Quartus Prime Pro Edition پروژې رامینځته کولو لپاره:
- د Intel Quartus Prime Pro Edition کې، کلیک وکړئ File ➤ د نوي کوارټس پریم پروژه رامینځته کولو لپاره د نوې پروژې وزرډ ، یا File ➤ د موجوده Intel Quartus Prime پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي.
- د وسیلې کورنۍ Agilex (I-series) مشخص کړئ او داسې وسیله غوره کړئ چې دا ټولې اړتیاوې پوره کړي:
- ټرانسیور ټایل F-tile دی
- د لیږدونکي سرعت درجه -1 یا -2 ده
- د اصلي سرعت درجه -1 یا -2 یا -3 ده
- په پای کې کلیک وکړئ.
د F-Tile CPRI PHY Intel FPGA IP هارډویر ډیزاین تولید لپاره دا مرحلې تعقیب کړئample او testbench:
- په IP کتلاګ کې، د F-Tile CPRI PHY Intel FPGA IP ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
- د لوړې کچې نوم مشخص کړئ ستاسو د دودیز IP توپیر لپاره. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
- په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
- په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
- په Exampد ډیزاین ټب، د Exampد ډیزاین Files، د ټیسټ بینچ او یوازې د تالیف کولو پروژې رامینځته کولو لپاره د سمولیشن اختیار غوره کړئ. د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئ example. تاسو باید لږترلږه یو د سمولیشن او ترکیب انتخاب غوره کړئ ترڅو ډیزاین تولید کړئample.
- په Exampد ډیزاین ټب، د تولید شوي HDL بڼه لاندې، ویریلوګ HDL یا VHDL غوره کړئ. که تاسو VHDL غوره کړئ، نو تاسو باید د مخلوط ژبې سمیلیټر سره ټیسټ بینچ تقلید کړئ. وسیله په ex_ کې د ازموینې لاندې ده لارښود د VHDL ماډل دی، مګر اصلي ټیسټ بینچ file یو سیسټم ویریلوګ دی file.
- په تولید کې کلیک وکړئampد ډیزاین تڼۍ. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
- که تاسو غواړئ ډیزاین بدل کړئ exampد ډیفالټ ښودل شوي لارښود لار یا نوم (cpriphy_ftile_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم (ample_dir>).
د لارښود جوړښت
د F-Tile CPRI PHY Intel FPGA IP کور ډیزاین example file لارښودونه لاندې تولید شوي files د ډیزاین لپاره example.
شکل 4. د تولید شوي پخواني لارښود جوړښتampد ډیزاین
جدول 1. ټیسټ بینچ File توضیحات
| File نومونه | تفصیل |
| کلیدي ټیسټ بینچ او سمول Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | د لوړې کچې ټیسټ بینچ file. ټیسټ بینچ د DUT ریپر انسټیټیوټ کوي او د ویریلوګ HDL دندې پرمخ وړي ترڅو پاکټونه رامینځته کړي او ومني. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | د DUT ریپر چې د DUT او نورو ټیسټ بینچ اجزاو انسټیټیوټ کوي. |
| د ټیسټ بینچ سکریپټونه(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | د سیمنز EDA ماډلسیم SE یا Questa یا Questa-Intel FPGA Edition سکریپټ د ټیسټ بینچ چلولو لپاره. |
| <design_example_dir>/ example_testbench/run_vcs.sh | د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | د Synopsys VCS MX سکریپټ (د ویریلوګ HDL او سیسټم ویریلوګ د VHDL سره ګډ) د ټیسټ بینچ چلولو لپاره. |
په کوم بل سمیلیټر سکریپټ کې سترګې پټې کړئample_dir>/example_testbench/ فولډر.
جدول 2. د هارډویر ډیزاین Example File توضیحات
| File نومونه | توضیحات |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | د Intel Quartus Prime پروژه file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | د Intel Quartus Prime پروژې ترتیب file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | د Synopsys ډیزاین محدودیتونه files. تاسو کولی شئ دا کاپي او ترمیم کړئ fileستاسو د خپل Intel Agilex™ ډیزاین لپاره. |
| <design_example_dir>/هارډ ویئر_ټیسټ_ډیزاین/ cpriphy_ftile_hw.v | د لوړ پوړ ویریلوګ HDL ډیزاین example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | د DUT ریپر چې د DUT او نورو ټیسټ بینچ اجزاو انسټیټیوټ کوي. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | اصلي file د سیسټم کنسول ته د لاسرسي لپاره. |
د ډیزاین سمول کول Example Testbench
شکل 5. طرزالعمل
د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ:
- د کمانډ پرامپټ کې ، د ټیسټ بینچ سمولیشن لارښود ته بدل کړئample_dir>/example_testbench. cd /example_testbench
- په تولید شوي پروژه کې quartus_tlg چل کړئ file: quartus_tlg cpriphy_ftile_hw
- د ip-setup-simulation چلول: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي. جدول ته مراجعه وکړئ د ټیسټ بینچ سمولو لپاره ګامونه.
- پایلې تحلیل کړئ. بریالي ټیسټ بینچ پنځه هایپر فریمونه ترلاسه کړل، او "PASSED" ښکاره کوي.
جدول 3. په Synopsys VCS* سمیلیټر کې د ټیسټ بینچ د سمولو ګامونه
| سیمالټ | لارښوونې | |
| VCS | د کمانډ لاین کې، ټایپ کړئ: | |
| sh run_vcs.sh | ||
| ادامه… | ||
| سیمالټ | لارښوونې | |
| VCS MX | د کمانډ لاین کې، ټایپ کړئ: | |
| sh run_vcsmx.sh | ||
| ماډلسیم SE یا Questa یا Questa-Intel FPGA نسخه | د کمانډ لاین کې، ټایپ کړئ: | |
| vsim -do run_vsim.do | ||
| که تاسو د GUI له راوړلو پرته انډول کول غوره کړئ، ټایپ کړئ: | ||
| vsim -c -do run_vsim.do | ||
لاندې sample output د 24.33024 CPRI چینلونو سره د 4 Gbps لپاره د بریالۍ سمولیشن ازموینه روښانه کوي:
د تالیف یوازینۍ پروژه تالیف کول
د تالیف کولو لپاره - یوازې exampد پروژې لپاره، دا ګامونه تعقیب کړئ:
- ډاډ ترلاسه کړئ چې د تالیف ډیزاین مثالampد نسل بشپړ دی.
- د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime Pro Edition پروژه پرانیزئample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- د پروسس کولو مینو کې، کلیک کول پیل کړئ.
- د بریالي تالیف وروسته ، د وخت او سرچینو کارولو لپاره راپورونه ستاسو د Intel Quartus Prime Pro Edition ناستې کې شتون لري.
اړوند معلومات
د بلاک پر بنسټ ډیزاین جریان
د ډیزاین تالیف او ترتیب کول Example په هارډویر کې
د هارډویر ډیزاین ترتیب کولو لپاره example او دا په خپل Intel Agilex آلې کې تنظیم کړئ، دا مرحلې تعقیب کړئ:
- د هارډویر ډیزاین ډاډ ترلاسه کړئ exampد نسل بشپړ دی.
- د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime پروژه خلاص کړئample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- .qsf ایډیټ کړئ file ستاسو د هارډویر پراساس پنونو ټاکلو لپاره.
- د پروسس کولو مینو کې، کلیک کول پیل کړئ.
- د بریالي تالیف وروسته، یو .sof file کې شتون لريample_dir>/هارډ ویئر_ټیسټ_ډیزاین/آؤټ پټfiles لارښود.
د هارډویر ډیزاین پخوانی پروګرام کولو لپاره دا ګامونه تعقیب کړئampپه Intel Agilex وسیله کې:
- د Intel Agilex I-series Transceiver Signal Integrity Development Kit کوربه کمپیوټر ته وصل کړئ.
یادونه: د پراختیا کټ د ډیفالټ له مخې د سم ساعت فریکونسۍ سره دمخه پروګرام شوی. تاسو اړتیا نلرئ د فریکونسۍ تنظیم کولو لپاره د ساعت کنټرول غوښتنلیک وکاروئ. - د اوزار مینو کې، پروګرامر کلیک وکړئ.
- په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
- د پروګرام کولو وسیله غوره کړئ.
- ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
- د Intel Agilex وسیله غوره کړئ او د وسیلې اضافه کولو کلیک وکړئ. پروګرامر ستاسو په بورډ کې د وسیلو ترمنځ د اړیکو د بلاک ډیاګرام ښکاره کوي.
- د خپل .sof سره په قطار کې، د .sof لپاره بکس چیک کړئ.
- د برنامه / ترتیب کولو کالم کې بکس چیک کړئ.
- په پیل کلیک وکړئ.
اړوند معلومات
- د بلاک پر بنسټ ډیزاین جریان
- د Intel FPGA وسیلو پروګرام کول
- د سیسټم کنسول سره ډیزاینونه تحلیل او ډیبګ کول
د هارډویر ډیزاین ازموینهample
وروسته له دې چې تاسو د F-Tile CPRI PHY Intel FPGA IP کور ډیزاین ترتیب کړئampاو دا په خپل Intel Agilex آلې کې تنظیم کړئ، تاسو کولی شئ د IP کور او د هغې د PHY IP کور راجسترونو پروګرام کولو لپاره د سیسټم کنسول وکاروئ.
د سیسټم کنسول فعالولو لپاره او د هارډویر ډیزاین ازموینه وکړئampاو، دا ګامونه تعقیب کړئ:
- د هارډویر ډیزاین وروسته example د Intel Agilex وسیلې کې تنظیم شوی ، د Intel Quartus Prime Pro Edition سافټویر کې ، د اوزار مینو کې ، د سیسټم ډیبګ کولو اوزار ➤ سیسټم کنسول کلیک وکړئ.
- د Tcl کنسول پین کې، ډایرکټر بدلولو لپاره cd hwtest ټایپ کړئample_dir>/هارډ ویئر_ټیسټ_ډیزاین/hwtest_sl.
- د J سره پیوستون خلاصولو لپاره سرچینه main_script.tcl ټایپ کړئTAG ماسټر او ازموینه پیل کړئ.
ډیزاین Exampلی تفصیل
ډیزاین example د F-tile CPRI PHY Intel FPGA IP کور بنسټیز فعالیت ښیې. تاسو کولی شئ ډیزاین له Ex څخه تولید کړئampد F-Tile CPRI PHY Intel FPGA IP پیرامیټر مدیر کې د ډیزاین ټب.
د ډیزاین تولید لپاره example، تاسو باید لومړی د IP اصلي توپیر لپاره د پیرامیټر ارزښتونه وټاکئ چې تاسو غواړئ په خپل وروستي محصول کې تولید کړئ. تاسو کولی شئ د ډیزاین پخوانی تولید غوره کړئampد RS-FEC ځانګړتیا سره یا پرته. د RS-FEC ځانګړتیا د 10.1376، 12.1651 او 24.33024 Gbps CPRI لاین بټ نرخونو سره شتون لري.
جدول 4. F-Tile CPRI PHY Intel FPGA IP کور فیچر میټریکس
| د CPRI لاین بټ نرخ (Gbps) | د RS-FEC ملاتړ | د حوالې ساعت (MHz) | د ثابت ځنډ ملاتړ |
| 1.2288 | نه | 153.6 | هو |
| 2.4576 | نه | 153.6 | هو |
| 3.072 | نه | 153.6 | هو |
| 4.9152 | نه | 153.6 | هو |
| 6.144 | نه | 153.6 | هو |
| 9.8304 | نه | 153.6 | هو |
| 10.1376 | سره او پرته | 184.32 | هو |
| 12.1651 | سره او پرته | 184.32 | هو |
| 24.33024 | سره او پرته | 184.32 | هو |
ځانګړتیاوې
- ډیزاین تولید کړئ exampد RS-FEC ځانګړتیا سره
- د لومړني کڅوړې چک کولو وړتیاوې په شمول د دورې سفر ځنډ شمیره
د سمولو ډیزاین Example
د F-Tile CPRI PHY Intel FPGA IP ډیزاین example د سمولیشن ټیسټ بینچ او سمولیشن رامینځته کوي files چې د F-Tile CPRI PHY Intel FPGA IP کور انسټیټیوټ کوي کله چې تاسو د سمولو اختیار غوره کړئ.
شکل 6. د 10.1316، 12.1651، او 24.33024 Gbps (د RS-FEC سره او پرته) د لاین نرخونو لپاره د بلاک ډیاګرام
شکل 7. د 1.228، 2.4576، 3.072، 4.9152، 6.144، او 9.8304 Gbps لاین نرخ لپاره د بلاک ډیاګرام
په دې ډیزاین کې example، د سمولیشن ټیسټ بینچ بنسټیز فعالیت وړاندې کوي لکه پیل کول او د بندولو، لیږد او ترلاسه کولو لپاره انتظار کول.
د بریالۍ ازموینې چلول محصول ښیې چې لاندې چلند تاییدوي:
- د پیرودونکي منطق د IP کور بیا تنظیموي.
- د پیرودونکي منطق د RX ډیټاپاټ ترتیب ته انتظار کوي.
- د پیرودونکي منطق د TX MII انٹرفیس کې هایپر فریمونه لیږدوي او د RX MII انٹرفیس کې د پنځو هایپر فریمونو ترلاسه کولو انتظار کوي. هایپر فریمونه د CPRI v7.0 مشخصاتو سره سم د MII انٹرفیس کې لیږدول شوي او ترلاسه شوي.
یادونه: د CPRI ډیزاینونه چې د 1.2، 2.4، 3، 4.9، 6.1، او 9.8 Gbps لاین نرخ په نښه کوي د 8b/10b انٹرفیس کاروي او هغه ډیزاینونه چې هدف یې 10.1، 12.1 او 24.3 Gbps (د RS-FEC سره او پرته) د MII انٹرفیس کاروي. دا ډیزاین example د TX څخه RX ته د دورې سفر ځنډ شمیرلو لپاره د ګردي سفر کاونټر شامل دی. - د پیرودونکي منطق د دورې سفر ځنډ ارزښت لوستل کوي او د RX MII اړخ کې د هایپر فریم ډیټا مینځپانګې او سموالي لپاره چک کوي کله چې کاونټر د دورې سفر ځنډ شمیر بشپړ کړي.
اړوند معلومات
- د CPRI مشخصات
د هارډویر ډیزاین Example
شکل 8. د هارډویر ډیزاین Exampد بلاک ډیاګرام
نوټ
- د CPRI ډیزاینونه د 2.4/4.9/9.8 Gbps CPRI لاین نرخونه 8b/10b انټرفیس کاروي او نور ټول CPRI لاین نرخ ډیزاینونه د MII انٹرفیس کاروي.
- د CPRI ډیزاین د 2.4/4.9/9.8 Gbps CPRI لاین نرخونو سره 153.6 MHz ټرانسیور حوالې ساعت ته اړتیا لري او نور ټول CPRI لاین نرخونه 184.32 MHz ته اړتیا لري.
د F-Tile CPRI PHY Intel FPGA IP کور هارډویر ډیزاین exampپه دې کې لاندې اجزا شامل دي:
- F-Tile CPRI PHY Intel FPGA IP کور.
- د پیکټ پیرودونکي منطق بلاک چې ترافیک رامینځته کوي او ترلاسه کوي.
- د دورې سفر کاونټر.
- IOPLL د تولید لپارهampد IP دننه د تعییناتي ځنډ منطق لپاره د لینګ ساعت، او په ټیسټ بینچ کې د دورې سفر کاونټر اجزا.
- سیسټم PLL د IP لپاره د سیسټم ساعتونه تولیدولو لپاره.
- د Avalon®-MM پته ډیکوډر د بیا تنظیم کولو لاسرسي پرمهال د CPRI، ټرانسسیور او ایترنیټ ماډلونو لپاره د بیا تنظیم کولو پته ځای ډیکوډ کولو لپاره.
- د بیا تنظیم کولو او د ساعتونو او یو څو حالت بټونو نظارت کولو لپاره سرچینې او تحقیقات.
- JTAG کنټرولر چې د سیسټم کنسول سره اړیکه لري. تاسو د سیسټم کنسول له لارې د پیرودونکي منطق سره اړیکه ونیسئ.
د انٹرفیس سیګنالونه
جدول 5. ډیزاین مثالampد انٹرفیس سیګنالونه
| سیګنال | هدایت | تفصیل |
| ref_clk100MHz | داخلول | د بیا تنظیم کولو ټولو انٹرفیسونو کې د CSR لاسرسي لپاره د ننوتلو ساعت. په 100 MHz کې موټر چل کړئ. |
| i_clk_ref[0] | داخلول | د سیسټم PLL لپاره د حوالې ساعت. په 156.25 MHz کې موټر چل کړئ. |
| i_clk_ref[1] | داخلول | د لیږدونکي حوالې ساعت. په موټر کې
• د CPRI لاین نرخ 153.6، 1.2، 2.4، 3، 4.9، او 6.1 Gbps لپاره 9.8 MHz. • 184.32 MHz د CPRI لاین نرخونه 10.1,12.1، او 24.3 Gbps د RS-FEC سره او پرته. |
| i_rx_serial[n] | داخلول | د لیږدونکي PHY ان پټ سیریل ډاټا. |
| o_tx_سریال[n] | محصول | د لیږدونکي PHY محصول سیریل ډاټا. |
ډیزاین Example راجستر
جدول 6. ډیزاین مثالample راجستر
| د چینل شمیره | د بنسټ پته (بایټ پته) | د راجستر ډول |
|
0 |
0x00000000 | د CPRI PHY بیا تنظیم کول د چینل 0 لپاره راجستر کیږي |
| 0x00100000 | د ایترنیټ بیا تنظیم کول د چینل 0 لپاره راجستر کیږي | |
| 0x00200000 | د لیږدونکي بیا تنظیم کول د چینل 0 لپاره راجستر کیږي | |
|
1(2) |
0x01000000 | د CPRI PHY بیا تنظیم کول د چینل 1 لپاره راجستر کیږي |
| 0x01100000 | د ایترنیټ بیا تنظیم کول د چینل 1 لپاره راجستر کیږي | |
| 0x01200000 | د لیږدونکي بیا تنظیم کول د چینل 1 لپاره راجستر کیږي | |
|
2(2) |
0x02000000 | د CPRI PHY بیا تنظیم کول د چینل 2 لپاره راجستر کیږي |
| 0x02100000 | د ایترنیټ بیا تنظیم کول د چینل 2 لپاره راجستر کیږي | |
| 0x02200000 | د لیږدونکي بیا تنظیم کول د چینل 2 لپاره راجستر کیږي | |
| ادامه… | ||
| د چینل شمیره | د بنسټ پته (بایټ پته) | د راجستر ډول |
|
3(2) |
0x03000000 | د CPRI PHY بیا تنظیم کول د چینل 3 لپاره راجستر کیږي |
| 0x03100000 | د ایترنیټ بیا تنظیم کول د چینل 3 لپاره راجستر کیږي | |
| 0x03200000 | د لیږدونکي بیا تنظیم کول د چینل 3 لپاره راجستر کیږي |
دا راجسترونه خوندي دي که چیرې چینل نه کارول کیږي.
F-Tile CPRI PHY Intel FPGA IP ډیزاین Exampد کارن لارښود آرشیف
که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.
| د Intel Quartus Prime نسخه | د IP اصلي نسخه | د کارن لارښود |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP ډیزاین Exampد کارونکي لارښود |
د F-Tile CPRI PHY Intel FPGA IP ډیزاین Exampد کارونکي لارښود
| د سند نسخه | د Intel Quartus Prime نسخه | IP نسخه | بدلونونه |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | ابتدايي خوشې کول. |
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
اسناد / سرچینې
 |
intel F-tile CPRI PHY FPGA IP ډیزاین Example [pdf] د کارونکي لارښود F-Tile CPRI PHY FPGA IP ډیزاین Example، PHY FPGA IP ډیزاین Example، F-Tile CPRI IP ډیزاین Example، IP ډیزاین Example، IP ډیزاین |
