intel F-Tile CPRI PHY FPGA IP Desain Example
Panduan Memulai Cepat
F-Tile CPRI PHY Intel® FPGA IP core memberikan testbench simulasi dan desain perangkat keras exampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras.
Intel juga menyediakan file example proyek yang dapat Anda gunakan untuk memperkirakan area dan waktu inti IP dengan cepat.
F-Tile CPRI PHY Intel FPGA IP core memberikan kemampuan menghasilkan desain exampfile untuk semua kombinasi jumlah saluran CPRI dan laju bit jalur CPRI yang didukung. Testbench dan desain example mendukung banyak kombinasi parameter inti F-Tile CPRI PHY Intel FPGA IP.
Gambar 1. Langkah-Langkah Pengembangan Desain Example
Informasi Terkait
- Panduan Pengguna F-Tile CPRI PHY Intel FPGA IP
- Untuk informasi detail tentang F-tile CPRI PHY IP.
- Catatan Rilis F-Tile CPRI PHY Intel FPGA IP
- Catatan Rilis IP mencantumkan perubahan IP dalam rilis tertentu.
Persyaratan Perangkat Keras dan Perangkat Lunak
Untuk menguji mantanampdesain file, gunakan perangkat keras dan perangkat lunak berikut:
- Perangkat lunak Intel Quartus® Prime Pro Edition
- Konsol sistem
- Simulator yang Didukung:
- Sinopsis* VCS*
- Sinopsis VCS MX
- Siemens* EDA ModelSim* SE atau Questa*— Edisi Questa-Intel FPGA
Menghasilkan Desain
Gambar 2. Prosedur
Gambar 3. ContohampTab Desain di Editor Parameter IP
Untuk membuat proyek Intel Quartus Prime Pro Edition:
- Di Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Quartus Prime baru, atau File ➤ Buka Proyek untuk membuka proyek Intel Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat.
- Tentukan rangkaian perangkat Agilex (seri-I) dan pilih perangkat yang memenuhi semua persyaratan berikut:
- Ubin transceiver adalah ubin-F
- Nilai kecepatan transceiver adalah -1 atau -2
- Nilai kecepatan inti adalah -1 atau -2 atau -3
- Klik Selesai.
Ikuti langkah-langkah ini untuk menghasilkan ex desain perangkat keras F-Tile CPRI PHY Intel FPGA IPample dan testbench:
- Di Katalog IP, cari dan pilih F-Tile CPRI PHY Intel FPGA IP. Jendela New IP Variation muncul.
- Tentukan nama tingkat atas untuk variasi IP kustom Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
- Klik Oke. Editor parameter muncul.
- Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
- Di Mantanample Desain tab, di bawah Example Desain Files, pilih opsi Simulasi untuk menghasilkan testbench dan proyek kompilasi saja. Pilih opsi Sintesis untuk menghasilkan ex desain perangkat kerasample. Anda harus memilih setidaknya satu dari opsi Simulasi dan Sintesis untuk menghasilkan desain exampsaya.
- Di Mantanample Desain tab, di bawah Format HDL yang Dihasilkan, pilih Verilog HDL atau VHDL. Jika Anda memilih VHDL, Anda harus mensimulasikan testbench dengan simulator bahasa campuran. Perangkat yang diuji di ex_ direktori adalah model VHDL, tapi testbench utama file adalah Sistem Verilog file.
- Klik Hasilkan Examptombol Desain. Pilih Exampjendela Design Directory muncul.
- Jika Anda ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (cpriphy_ftile_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori file (ample_dir>).
Struktur Direktori
Desain inti F-Tile CPRI PHY Intel FPGA IP example file direktori berisi berikut dihasilkan files untuk desain exampsaya.
Gambar 4. Struktur Direktori Ex Generatedample Desain
Tabel 1. Meja Tes File Deskripsi
| File Nama | Keterangan |
| Testbench dan Simulasi Kunci Files | |
| <desain_example_dir>/ example_testbench/basic_avl_tb_top.sv | Testbench tingkat atas file. Testbench memberi contoh pembungkus DUT dan menjalankan tugas Verilog HDL untuk menghasilkan dan menerima paket. |
| <desain_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT wrapper yang membuat DUT dan komponen testbench lainnya. |
| Skrip Testbench(1) | |
| <desain_example_dir>/ example_testbench/run_vsim.do | Skrip Siemens EDA ModelSim SE atau Questa atau Questa-Intel FPGA Edition untuk menjalankan testbench. |
| <desain_example_dir>/ example_testbench/run_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| <desain_example_dir>/ example_testbench/run_vcsmx.sh | Skrip Synopsys VCS MX (gabungan Verilog HDL dan SystemVerilog dengan VHDL) untuk menjalankan testbench. |
Abaikan skrip simulator lainnya diample_dir>/example_testbench/folder.
Tabel 2. Perancangan Perangkat Keras Kelample File Deskripsi
| File Nama | Deskripsi |
| <desain_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Proyek Intel Quartus Prime file. |
| <desain_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Pengaturan proyek Intel Quartus Prime file. |
| <desain_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Batasan Desain Sinopsis fileS. Anda dapat menyalin dan memodifikasi ini files untuk desain Intel Agilex™ Anda sendiri. |
| <desain_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Desain Verilog HDL tingkat atas example file. |
| <desain_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT wrapper yang membuat DUT dan komponen testbench lainnya. |
| <desain_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Utama file untuk mengakses Konsol Sistem. |
Simulasi Desain Example Meja Tes
Gambar 5. Prosedur
Ikuti langkah-langkah ini untuk mensimulasikan testbench:
- Pada prompt perintah, ubah ke direktori simulasi testbenchample_dir>/example_testbench. CD /mantanample_testbench
- Jalankan quartus_tlg pada proyek yang dibuat file: quartus_tlg cpriphy_ftile_hw
- Jalankan ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator. Lihat tabel Langkah-langkah untuk Mensimulasikan Testbench.
- Analisis hasilnya. Testbench yang sukses menerima lima hyperframe, dan menampilkan "LULUS".
Tabel 3. Langkah-langkah Simulasi Testbench di Synopsys VCS* Simulator
| Simulasi | Instruksi | |
| VCS | Di baris perintah, ketik: | |
| sh run_vcs.sh | ||
| lanjutan… | ||
| Simulasi | Instruksi | |
| VCS MX | Di baris perintah, ketik: | |
| sh run_vcsmx.sh | ||
| ModelSim SE atau Questa atau Questa-Intel FPGA Edition | Di baris perintah, ketik: | |
| vsim -lakukan run_vsim.do | ||
| Jika Anda lebih suka mensimulasikan tanpa membuka GUI, ketik: | ||
| vsim -c -lakukan run_vsim.do | ||
Berikut ini sample output mengilustrasikan uji coba simulasi yang berhasil dijalankan untuk 24.33024 Gbps dengan 4 saluran CPRI:
Menyusun Proyek Hanya-Kompilasi
Untuk mengkompilasi exampfile proyek, ikuti langkah-langkah berikut:
- Pastikan desain kompilasi exampgenerasi le selesai.
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah kompilasi berhasil, laporan untuk pengaturan waktu dan penggunaan sumber daya tersedia di sesi Intel Quartus Prime Pro Edition Anda.
Informasi Terkait
Alur Desain Berbasis Blok
Menyusun dan Mengkonfigurasi Desain Example di Hardware
Untuk mengkompilasi ex desain perangkat kerasampfile dan konfigurasikan di perangkat Intel Agilex Anda, ikuti langkah-langkah berikut:
- Pastikan desain perangkat keras exampgenerasi le selesai.
- Dalam perangkat lunak Intel Quartus Prime Pro Edition, buka proyek Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Edit .qsf file untuk menetapkan pin berdasarkan perangkat keras Anda.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah kompilasi berhasil, .sof file tersedia diample_dir>/hardware_test_design/output_filedirektori s.
Ikuti langkah-langkah ini untuk memprogram ex desain perangkat kerasampfile di perangkat Intel Agilex:
- Sambungkan Intel Agilex I-series Transceiver Signal Integrity Development Kit ke komputer host.
Catatan: Kit pengembangan telah diprogram sebelumnya dengan frekuensi clock yang benar secara default. Anda tidak perlu menggunakan aplikasi Clock Control untuk mengatur frekuensi. - Pada menu Alat, klik Pemrogram.
- Di Programmer, klik Pengaturan Perangkat Keras.
- Pilih perangkat pemrograman.
- Pastikan bahwa Mode diatur ke JTAG.
- Pilih perangkat Intel Agilex dan klik Add Device. Programmer menampilkan diagram blok dari koneksi antara perangkat di papan Anda.
- Di baris dengan .sof Anda, centang kotak untuk .sof.
- Centang kotak di kolom Program/Konfigurasi.
- Klik Mulai.
Informasi Terkait
- Alur Desain Berbasis Blok
- Pemrograman Perangkat Intel FPGA
- Menganalisis dan Men-debug Desain dengan Konsol Sistem
Menguji Desain Perangkat Keras Example
Setelah Anda mengkompilasi F-Tile CPRI PHY Intel FPGA IP core design example dan konfigurasikan pada perangkat Intel Agilex Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan register inti IP PHY-nya.
Untuk menyalakan Konsol Sistem dan menguji desain perangkat keras example, ikuti langkah berikut:
- Setelah desain hardware exampfile dikonfigurasi pada perangkat Intel Agilex, pada perangkat lunak Intel Quartus Prime Pro Edition, pada menu Tools, klik System Debugging Tools ➤ System Console.
- Di panel Konsol Tcl, ketik cd hwtest untuk mengubah direktoriample_dir>/hardware_test_design/hwtest_sl.
- Ketik source main_script.tcl untuk membuka koneksi ke JTAG menguasai dan memulai tes.
Desain Example Deskripsi
Desain eksample menunjukkan fungsi dasar F-Tile CPRI PHY Intel FPGA IP core. Anda dapat menghasilkan desain dari Example Design di editor parameter F-Tile CPRI PHY Intel FPGA IP.
Untuk menghasilkan desain example, Anda harus menetapkan nilai parameter untuk variasi inti IP yang ingin Anda hasilkan di produk akhir Anda. Anda dapat memilih untuk menghasilkan ex desainample dengan atau tanpa fitur RS-FEC. Fitur RS-FEC tersedia dengan laju bit jalur CPRI 10.1376, 12.1651, dan 24.33024 Gbps.
Tabel 4. Matriks Fitur Inti F-Tile CPRI PHY Intel FPGA IP
| Laju Bit Jalur CPRI (Gbps) | Dukungan RS-FEC | Jam Referensi (MHz) | Dukungan Latensi Deterministik |
| 1.2288 | TIDAK | 153.6 | Ya |
| 2.4576 | TIDAK | 153.6 | Ya |
| 3.072 | TIDAK | 153.6 | Ya |
| 4.9152 | TIDAK | 153.6 | Ya |
| 6.144 | TIDAK | 153.6 | Ya |
| 9.8304 | TIDAK | 153.6 | Ya |
| 10.1376 | Dengan dan tanpa | 184.32 | Ya |
| 12.1651 | Dengan dan tanpa | 184.32 | Ya |
| 24.33024 | Dengan dan tanpa | 184.32 | Ya |
Fitur
- Hasilkan desain example dengan fitur RS-FEC
- Kemampuan pemeriksaan paket dasar termasuk penghitungan latensi perjalanan bolak-balik
Desain Simulasi Kelample
Desain F-Tile CPRI PHY Intel FPGA IP example menghasilkan testbench simulasi dan simulasi files yang memberi contoh inti F-Tile CPRI PHY Intel FPGA IP saat Anda memilih opsi Simulasi.
Gambar 6. Diagram Blok untuk Line Rate 10.1316, 12.1651, dan 24.33024 Gbps (dengan dan tanpa RS-FEC)
Gambar 7 Diagram Blok untuk Line Rate 1.228, 2.4576, 3.072, 4.9152, 6.144, dan 9.8304 Gbps
Dalam desain ini example, testbench simulasi menyediakan fungsionalitas dasar seperti startup dan menunggu untuk mengunci, mengirimkan dan menerima paket.
Uji coba yang berhasil menampilkan keluaran yang mengonfirmasi perilaku berikut:
- Logika klien mengatur ulang inti IP.
- Logika klien menunggu penyelarasan datapath RX.
- Logika klien mentransmisikan hyperframe pada antarmuka TX MII dan menunggu hingga lima hyperframe diterima pada antarmuka RX MII. Hyperframe dikirim dan diterima pada antarmuka MII sesuai dengan spesifikasi CPRI v7.0.
Catatan: Desain CPRI yang menargetkan line rate 1.2, 2.4, 3, 4.9, 6.1, dan 9.8 Gbps menggunakan antarmuka 8b/10b dan desain yang menargetkan 10.1, 12.1 dan 24.3 Gbps (dengan dan tanpa RS-FEC) menggunakan antarmuka MII. Desain ini eksample menyertakan penghitung perjalanan pulang pergi untuk menghitung latensi perjalanan pulang pergi dari TX ke RX. - Logika klien membaca nilai latensi bolak-balik dan memeriksa konten dan kebenaran data hyperframe di sisi RX MII setelah penghitung menyelesaikan hitungan latensi bolak-balik.
Informasi Terkait
- Spesifikasi CPRI
Desain Perangkat Keras Kelample
Gambar 8. Desain Perangkat Keras Kelample Diagram Blok
Catatan
- Desain CPRI dengan tarif jalur CPRI 2.4/4.9/9.8 Gbps menggunakan antarmuka 8b/10b dan semua desain tarif jalur CPRI lainnya menggunakan antarmuka MII.
- Desain CPRI dengan laju saluran CPRI 2.4/4.9/9.8 Gbps memerlukan jam referensi transceiver 153.6 MHz dan semua laju saluran CPRI lainnya memerlukan 184.32 MHz.
Desain perangkat keras inti F-Tile CPRI PHY Intel FPGA IP example mencakup komponen-komponen berikut:
- Inti IP Intel FPGA F-Tile CPRI PHY.
- Blok logika klien paket yang menghasilkan dan menerima lalu lintas.
- Konter perjalanan pulang pergi.
- IOPLL untuk menghasilkan sampjam ling untuk logika latensi deterministik di dalam IP, dan komponen penghitung perjalanan pulang pergi di testbench.
- Sistem PLL untuk menghasilkan jam sistem untuk IP.
- Dekoder alamat Avalon®-MM untuk mendekode ruang alamat konfigurasi ulang untuk modul CPRI, Transceiver, dan Ethernet selama akses konfigurasi ulang.
- Sumber dan probe untuk menyatakan ulang dan memantau jam dan beberapa bit status.
- JTAG controller yang berkomunikasi dengan System Console. Anda berkomunikasi dengan logika klien melalui Konsol Sistem.
Sinyal Antarmuka
Tabel 5. Desain Kelample Sinyal Antarmuka
| Sinyal | Arah | Keterangan |
| ref_clk100MHz | Masukan | Masukkan jam untuk akses CSR di semua antarmuka konfigurasi ulang. Berkendara pada 100 MHz. |
| i_clk_ref[0] | Masukan | Jam referensi untuk Sistem PLL. Berkendara pada 156.25 MHz. |
| i_clk_ref[1] | Masukan | Jam referensi transceiver. Berkendara di
• 153.6 MHz untuk laju jalur CPRI 1.2, 2.4, 3, 4.9, 6.1, dan 9.8 Gbps. • 184.32 MHz untuk laju jalur CPRI 10.1,12.1, dan 24.3 Gbps dengan dan tanpa RS-FEC. |
| i_rx_serial[n] | Masukan | Transceiver PHY memasukkan data serial. |
| o_tx_serial[n] | Keluaran | Transceiver PHY mengeluarkan data serial. |
Desain Example Register
Tabel 6. Desain Kelample Register
| Nomor Saluran | Alamat Dasar (Alamat Byte) | Jenis Pendaftaran |
|
0 |
ukuran 0x00000000 | Rekonfigurasi CPRI PHY mendaftar untuk Saluran 0 |
| ukuran 0x00100000 | Rekonfigurasi Ethernet mendaftar untuk Saluran 0 | |
| ukuran 0x00200000 | Rekonfigurasi Transceiver mendaftar untuk Saluran 0 | |
|
1(2) |
ukuran 0x01000000 | Rekonfigurasi CPRI PHY mendaftar untuk Saluran 1 |
| ukuran 0x01100000 | Rekonfigurasi Ethernet mendaftar untuk Saluran 1 | |
| ukuran 0x01200000 | Rekonfigurasi Transceiver mendaftar untuk Saluran 1 | |
|
2(2) |
ukuran 0x02000000 | Rekonfigurasi CPRI PHY mendaftar untuk Saluran 2 |
| ukuran 0x02100000 | Rekonfigurasi Ethernet mendaftar untuk Saluran 2 | |
| ukuran 0x02200000 | Rekonfigurasi Transceiver mendaftar untuk Saluran 2 | |
| lanjutan… | ||
| Nomor Saluran | Alamat Dasar (Alamat Byte) | Jenis Pendaftaran |
|
3(2) |
ukuran 0x03000000 | Rekonfigurasi CPRI PHY mendaftar untuk Saluran 3 |
| ukuran 0x03100000 | Rekonfigurasi Ethernet mendaftar untuk Saluran 3 | |
| ukuran 0x03200000 | Rekonfigurasi Transceiver mendaftar untuk Saluran 3 |
Register ini dicadangkan jika saluran tidak digunakan.
F-Tile CPRI PHY Intel FPGA IP Desain Example Arsip Panduan Pengguna
Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.
| Versi Intel Quartus Prime | Versi Inti IP | Panduan Pengguna |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Desain Example Panduan Pengguna |
Riwayat Revisi Dokumen untuk F-Tile CPRI PHY Intel FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel F-Tile CPRI PHY FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna Desain F-Tile CPRI PHY FPGA IP Example, Desain IP PHY FPGA Example, Desain IP F-Tile CPRI Example, Desain IP Kelample, Desain IP |
