intel F-Tile CPRI PHY FPGA IP Design Example
Короткий посібник
F-Tile CPRI PHY IP-ядро Intel® FPGA забезпечує тестовий стенд моделювання та проектування апаратного забезпеченняampфайл, який підтримує компіляцію та тестування обладнання. Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні.
Intel також надає випуск лише для компіляціїampпроект файлу, який можна використовувати для швидкої оцінки площі ядра IP і часу.
F-Tile CPRI PHY IP-ядро Intel FPGA забезпечує можливість створення дизайнуampфайли для всіх підтримуваних комбінацій кількості каналів CPRI та швидкості передачі даних лінії CPRI. Випробувальний стенд і дизайн напрample підтримує численні комбінації параметрів ядра F-Tile CPRI PHY Intel FPGA IP.
Рисунок 1. Етапи розробки для Design Example
Пов'язана інформація
- F-Tile CPRI PHY Intel FPGA IP Посібник користувача
- Для отримання детальної інформації про F-tile CPRI PHY IP.
- Примітки до випуску F-Tile CPRI PHY Intel FPGA IP
- У примітках до випуску IP перелічено зміни IP у певному випуску.
Вимоги до обладнання та програмного забезпечення
Щоб перевірити ексampфайлу, використовуйте наступне обладнання та програмне забезпечення:
- Програмне забезпечення Intel Quartus® Prime Pro Edition
- Системна консоль
- Підтримувані симулятори:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE або Questa*— Questa-Intel FPGA Edition
Створення дизайну
Малюнок 2. Процедура
Малюнок 3. ВпрampВкладка «Дизайн» у редакторі IP-параметрів
Щоб створити проект Intel Quartus Prime Pro Edition:
- У Intel Quartus Prime Pro Edition натисніть File ➤ Майстер нового проекту, щоб створити новий проект Quartus Prime, або File ➤ Відкрити проект, щоб відкрити існуючий проект Intel Quartus Prime. Майстер запропонує вказати пристрій.
- Укажіть сімейство пристроїв Agilex (I-серія) і виберіть пристрій, який відповідає всім цим вимогам:
- Плитка трансивера є F-плитка
- Оцінка швидкості трансивера -1 або -2
- Оцінка основної швидкості -1, -2 або -3
- Натисніть Готово.
Виконайте ці кроки, щоб створити F-Tile CPRI PHY Intel FPGA IP апаратного дизайну напрampфайл і тестовий стенд:
- У каталозі IP знайдіть і виберіть F-Tile CPRI PHY Intel FPGA IP. З’явиться вікно New IP Variation.
- Укажіть назву верхнього рівня для вашої спеціальної варіації IP. Редактор параметрів зберігає параметри варіації IP у a file названий .ip.
- Натисніть OK. З’явиться редактор параметрів.
- На вкладці IP вкажіть параметри для вашої варіації ядра IP.
- На ексampВкладка «Дизайн» у розділі Прample Дизайн Files, виберіть опцію Simulation, щоб створити тестовий стенд і проект лише для компіляції. Виберіть опцію «Синтез», щоб створити дизайн апаратного забезпечення, напрample. Ви повинні вибрати принаймні один із варіантів Simulation і Synthesis, щоб створити приклад дизайнуample.
- На ексampНа вкладці «Дизайн» у розділі «Згенерований формат HDL» виберіть Verilog HDL або VHDL. Якщо ви обираєте VHDL, ви повинні імітувати тестовий стенд за допомогою симулятора змішаних мов. Випробуваний пристрій у ex_ каталог є моделлю VHDL, але основним тестовим стендом file є System Verilog file.
- Натисніть Generate Example Кнопка дизайну. Виберіть прикладampЗ'явиться вікно каталогу дизайну.
- Якщо ви хочете змінити дизайн напрampшлях до каталогу файлів або ім’я з відображених значень за замовчуванням (cpriphy_ftile_0_example_design), перейдіть до нового шляху та введіть новий дизайн напрampім'я каталогу файлів (ample_dir>).
Структура каталогу
Дизайн ядра F-Tile CPRI PHY Intel FPGA IP example file каталоги містять такі згенеровані files для дизайну прample.
Рисунок 4. Структура каталогу згенерованого Example Дизайн
Таблиця 1. Тестовий стенд File Описи
| File імена | опис |
| Ключові тестові стенди та моделювання Files | |
| <design_example_dir>/ прample_testbench/basic_avl_tb_top.sv | Випробувальний стенд вищого рівня file. Тестовий стенд створює екземпляр оболонки DUT і запускає завдання Verilog HDL для генерації та прийняття пакетів. |
| <design_example_dir>/ прample_testbench/ cpriphy_ftile_wrapper.sv | Обгортка DUT, яка створює екземпляр DUT та інші компоненти тестового стенда. |
| Сценарії тестового стенду (1) | |
| <design_example_dir>/ прample_testbench/run_vsim.do | Сценарій Siemens EDA ModelSim SE або Questa або Questa-Intel FPGA Edition для запуску тестового стенду. |
| <design_example_dir>/ прample_testbench/run_vcs.sh | Сценарій Synopsys VCS для запуску тестового стенду. |
| <design_example_dir>/ прample_testbench/run_vcsmx.sh | Сценарій Synopsys VCS MX (комбінований Verilog HDL і SystemVerilog з VHDL) для запуску випробувального стенду. |
Ігноруйте будь-який інший сценарій симулятора вample_dir>/прampпапка le_testbench/.
Таблиця 2. Конструкція апаратного забезпечення Прample File Описи
| File імена | Описи |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Проект Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Налаштування проекту Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Обмеження дизайну Synopsys fileс. Ви можете копіювати та змінювати їх files для вашого власного дизайну Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Дизайн Verilog HDL верхнього рівня напрample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Обгортка DUT, яка створює екземпляр DUT та інші компоненти тестового стенда. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Головна file для доступу до системної консолі. |
Симуляція дизайну Прample Testbench
Малюнок 5. Процедура
Виконайте такі кроки, щоб імітувати тестовий стенд:
- У командному рядку перейдіть до каталогу симуляції testbenchample_dir>/прample_testbench. компакт-диск /прample_testbench
- Запустіть quartus_tlg у створеному проекті file: quartus_tlg cpriphy_ftile_hw
- Запустіть ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Запустіть сценарій симуляції для підтримуваного симулятора на ваш вибір. Сценарій компілює та запускає тестовий стенд у симуляторі. Зверніться до таблиці Етапи моделювання тестового стенду.
- Проаналізуйте результати. Успішний тестовий стенд отримав п’ять гіперкадрів і відображає «PASSED».
Таблиця 3. Етапи моделювання тестового стенду в симуляторі Synopsys VCS*
| Симулятор | Інструкції | |
| VCS | У командному рядку введіть: | |
| sh run_vcs.sh | ||
| продовження... | ||
| Симулятор | Інструкції | |
| VCS MX | У командному рядку введіть: | |
| sh run_vcsmx.sh | ||
| ModelSim SE або Questa або Questa-Intel FPGA Edition | У командному рядку введіть: | |
| vsim -do run_vsim.do | ||
| Якщо ви віддаєте перевагу симуляції без виклику GUI, введіть: | ||
| vsim -c -do run_vsim.do | ||
Наступні sampвихідні дані файлу ілюструють успішний тестовий запуск симуляції для 24.33024 Гбіт/с із 4 каналами CPRI:
Компіляція проекту лише для компіляції
Для компіляції компіляції тільки example project, виконайте такі дії:
- Переконайтеся, що дизайн компіляції напрample генерація завершена.
- У програмному забезпеченні Intel Quartus Prime Pro Edition відкрийте проект Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- У меню «Обробка» клацніть «Почати компіляцію».
- Після успішної компіляції звіти про час і використання ресурсів доступні у вашому сеансі Intel Quartus Prime Pro Edition.
Пов'язана інформація
Потоки проектування на основі блоків
Компіляція та налаштування дизайну Прampу розділі Обладнання
Для компіляції апаратного дизайну напрampфайл і налаштуйте його на своєму пристрої Intel Agilex, виконайте такі дії:
- Забезпечити дизайн апаратного забезпечення, напрample генерація завершена.
- У програмному забезпеченні Intel Quartus Prime Pro Edition відкрийте проект Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Відредагуйте файл .qsf file щоб призначити контакти на основі вашого обладнання.
- У меню «Обробка» клацніть «Почати компіляцію».
- Після успішної компіляції файл .sof file доступний уample_dir>/hardware_test_design/output_fileкаталог s.
Виконайте ці кроки, щоб запрограмувати дизайн апаратного забезпечення, напрampфайл на пристрої Intel Agilex:
- Під’єднайте комплект розробки трансивера Intel Agilex I-серії до головного комп’ютера.
Примітка. За замовчуванням комплект розробки попередньо запрограмований на правильні тактові частоти. Вам не потрібно використовувати програму Clock Control для встановлення частот. - У меню «Інструменти» виберіть «Програміст».
- У Програматорі клацніть Hardware Setup.
- Виберіть пристрій програмування.
- Переконайтеся, що для режиму встановлено значення JTAG.
- Виберіть пристрій Intel Agilex і натисніть «Додати пристрій». Програматор відображає блок-схему з’єднань між пристроями на платі.
- У рядку з вашим .sof поставте прапорець для .sof.
- Поставте прапорець у стовпці Програмувати/Налаштувати.
- Натисніть кнопку Пуск.
Пов'язана інформація
- Потоки проектування на основі блоків
- Програмування пристроїв Intel FPGA
- Аналіз та налагодження проектів за допомогою системної консолі
Тестування дизайну апаратного забезпечення Прample
Після компіляції F-Tile CPRI PHY ядра Intel FPGA IP, напрampі налаштуйте його на своєму пристрої Intel Agilex, ви можете використовувати системну консоль для програмування IP-ядра та його регістрів PHY IP-ядра.
Щоб увімкнути системну консоль і перевірити апаратне забезпечення, напрample, виконайте такі дії:
- Після розробки апаратного забезпечення напрampфайл налаштовано на пристрої Intel Agilex, у програмному забезпеченні Intel Quartus Prime Pro Edition у меню «Інструменти» клацніть «Інструменти налагодження системи» ➤ «Системна консоль».
- На панелі Tcl Console введіть cd hwtest, щоб змінити каталогample_dir>/hardware_test_design/hwtest_sl.
- Введіть джерело main_script.tcl, щоб відкрити підключення до JTAG майстер і почати тест.
Дизайн ПрampОпис
Дизайн прampLe демонструє базову функціональність IP-ядра F-Tile CPRI PHY Intel FPGA. Ви можете створити дизайн із ExampВкладка «Дизайн» у редакторі параметрів F-Tile CPRI PHY Intel FPGA IP.
Для створення дизайну напрample, ви повинні спочатку встановити значення параметрів для варіації ядра IP, яку ви збираєтеся створити у своєму кінцевому продукті. Ви можете створити дизайн напрample з функцією RS-FEC або без неї. Функція RS-FEC доступна з бітовими швидкостями лінії CPRI 10.1376, 12.1651 і 24.33024 Гбіт/с.
Таблиця 4. Матриця функцій F-Tile CPRI PHY Intel FPGA IP Core
| Швидкість передачі даних CPRI (Гбіт/с) | Підтримка RS-FEC | Еталонна частота (МГц) | Підтримка детермінованої затримки |
| 1.2288 | немає | 153.6 | так |
| 2.4576 | немає | 153.6 | так |
| 3.072 | немає | 153.6 | так |
| 4.9152 | немає | 153.6 | так |
| 6.144 | немає | 153.6 | так |
| 9.8304 | немає | 153.6 | так |
| 10.1376 | З і Без | 184.32 | так |
| 12.1651 | З і Без | 184.32 | так |
| 24.33024 | З і Без | 184.32 | так |
особливості
- Створіть дизайн напрampфайл із функцією RS-FEC
- Базові можливості перевірки пакетів, включаючи підрахунок затримки в обидва кінці
Симуляційний дизайн Прample
Дизайн F-Tile CPRI PHY Intel FPGA IP example генерує тестовий стенд моделювання та моделювання files, який створює ядро F-Tile CPRI PHY Intel FPGA IP, коли ви вибираєте опцію Simulation.
Рисунок 6. Блок-схема для лінійних швидкостей 10.1316, 12.1651 і 24.33024 Гбіт/с (з RS-FEC і без нього).
Рисунок 7. Блок-схема для лінійної швидкості 1.228, 2.4576, 3.072, 4.9152, 6.144 і 9.8304 Гбіт/с
У цій конструкції напрampLe тестовий стенд моделювання забезпечує базові функції, такі як запуск і очікування блокування, передача та отримання пакетів.
Успішний тестовий запуск відображає результати, що підтверджують таку поведінку:
- Логіка клієнта скидає IP-ядро.
- Логіка клієнта очікує вирівнювання шляху даних RX.
- Клієнтська логіка передає гіперкадри по інтерфейсу TX MII і чекає отримання п’яти гіперкадрів по інтерфейсу RX MII. Гіперкадри передаються та приймаються через інтерфейс MII відповідно до специфікацій CPRI v7.0.
Примітка: Проекти CPRI, націлені на швидкість лінії зв’язку 1.2, 2.4, 3, 4.9, 6.1 і 9.8 Гбіт/с, використовують інтерфейс 8b/10b, а проекти, націлені на 10.1, 12.1 і 24.3 Гбіт/с (з RS-FEC і без нього), використовують інтерфейс MII. Цей дизайн напрampLe містить лічильник зворотного зв’язку для підрахунку затримки двостороннього проходження від TX до RX. - Клієнтська логіка зчитує значення затримки двостороннього проходження та перевіряє вміст і правильність даних гіперкадрів на стороні RX MII, коли лічильник завершує підрахунок затримки двостороннього проходження.
Пов'язана інформація
- Специфікації CPRI
Дизайн апаратного забезпечення Прample
Рисунок 8. Конструкція апаратного забезпеченняample Блок-схема
Примітка
- Конструкції CPRI зі швидкістю лінії CPRI 2.4/4.9/9.8 Гбіт/с використовують інтерфейс 8b/10b, а всі інші конструкції швидкості лінії CPRI використовують інтерфейс MII.
- Конструкції CPRI зі швидкістю лінії CPRI 2.4/4.9/9.8 Гбіт/с потребують тактової частоти трансивера 153.6 МГц, а для всіх інших лінійних швидкостей CPRI – 184.32 МГц.
F-Tile CPRI PHY Intel FPGA IP апаратне ядро напрampфайл містить такі компоненти:
- F-Tile CPRI PHY Intel FPGA IP ядро.
- Логічний блок пакетного клієнта, який генерує та отримує трафік.
- Лічильник поїздок туди і назад.
- IOPLL для створення sampгодинник ling для детермінованої логіки затримки всередині IP та компонент лічильника проходження в обидві сторони на випробувальному стенді.
- Системний PLL для генерації системних годинників для IP.
- Декодер адреси Avalon®-MM для декодування адресного простору реконфігурації для модулів CPRI, трансивера та Ethernet під час доступу до реконфігурації.
- Джерела та зонди для підтвердження скидання та моніторингу годинника та кількох бітів стану.
- JTAG контролер, який взаємодіє з системною консоллю. Ви спілкуєтеся з логікою клієнта через системну консоль.
Сигнали інтерфейсу
Таблиця 5. Дизайн Example Інтерфейсні сигнали
| Сигнал | Напрямок | опис |
| ref_clk100MHz | Введення | Вхідний годинник для доступу CSR на всіх інтерфейсах реконфігурації. Диск на 100 МГц. |
| i_clk_ref[0] | Введення | Еталонний годинник для системи PLL. Працюйте на 156.25 МГц. |
| i_clk_ref[1] | Введення | Опорний годинник трансивера. Проїхати на
• 153.6 МГц для швидкості лінії CPRI 1.2, 2.4, 3, 4.9, 6.1 і 9.8 Гбіт/с. • 184.32 МГц для швидкості лінії CPRI 10.1,12.1, 24.3 і XNUMX Гбіт/с з RS-FEC і без нього. |
| i_rx_serial[n] | Введення | Трансивер PHY вводить послідовні дані. |
| o_tx_serial[n] | Вихід | Трансивер PHY виводить послідовні дані. |
Дизайн Прample Реєстри
Таблиця 6. Дизайн Example Реєстри
| Номер каналу | Базова адреса (адреса байтів) | Тип реєстру |
|
0 |
0x00000000 | Регістри реконфігурації CPRI PHY для каналу 0 |
| 0x00100000 | Регістри реконфігурації Ethernet для каналу 0 | |
| 0x00200000 | Реєстри трансивера реконфігурації для каналу 0 | |
|
1(2) |
0x01000000 | Регістри реконфігурації CPRI PHY для каналу 1 |
| 0x01100000 | Регістри реконфігурації Ethernet для каналу 1 | |
| 0x01200000 | Реєстри трансивера реконфігурації для каналу 1 | |
|
2(2) |
0x02000000 | Регістри реконфігурації CPRI PHY для каналу 2 |
| 0x02100000 | Регістри реконфігурації Ethernet для каналу 2 | |
| 0x02200000 | Реєстри трансивера реконфігурації для каналу 2 | |
| продовження... | ||
| Номер каналу | Базова адреса (адреса байтів) | Тип реєстру |
|
3(2) |
0x03000000 | Регістри реконфігурації CPRI PHY для каналу 3 |
| 0x03100000 | Регістри реконфігурації Ethernet для каналу 3 | |
| 0x03200000 | Реєстри трансивера реконфігурації для каналу 3 |
Ці регістри зарезервовані, якщо канал не використовується.
F-Tile CPRI PHY Intel FPGA IP Design Example Архів посібника користувача
Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP.
| Версія Intel Quartus Prime | Версія IP Core | Посібник користувача |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Посібник користувача |
Історія версій документа для F-Tile CPRI PHY Intel FPGA IP Design Example Посібник користувача
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Початковий випуск. |
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.
Документи / Ресурси
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdfПосібник користувача F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design |
