intel F-Tile CPRI PHY FPGA IP Design Example

Pandhuan wiwitan cepet

F-Tile CPRI PHY Intel® FPGA IP inti nyedhiyakake testbench simulasi lan desain hardware example sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware.
Intel uga nyedhiyakake eks kompilasi mungample project sing bisa digunakake kanggo ngira cepet area inti IP lan wektu.
F-Tile CPRI PHY Intel FPGA IP inti nyedhiyakake kemampuan ngasilake desain examples kanggo kabeh kombinasi sing didhukung saka jumlah saluran CPRI lan tarif bit baris CPRI. Testbench lan desain exampndhukung akeh kombinasi parameter saka inti F-Tile CPRI PHY Intel FPGA IP.

Gambar 1. Langkah Pengembangan Desain Example

Informasi sing gegandhengan

• F-Tile CPRI PHY Intel FPGA IP User Guide
  • Kanggo informasi rinci babagan F-tile CPRI PHY IP.
• Cathetan Rilis IP Intel FPGA F-Tile CPRI PHY
  • Cathetan Rilis IP dhaptar owah-owahan IP ing rilis tartamtu.

Persyaratan Hardware lan Piranti Lunak

Kanggo nyoba mantanampdesain, nggunakake hardware lan software ing ngisor iki:

• Piranti lunak Intel Quartus® Prime Pro Edition
• Konsol sistem
• Simulator sing didhukung:
  • Sinopsi* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE utawa Questa*— Questa-Intel FPGA Edition

Nggawe Desain

Gambar 2. Tata cara

Gambar 3. ExampTab Desain ing Editor Parameter IP

Kanggo nggawe proyek Intel Quartus Prime Pro Edition:

1. Ing Intel Quartus Prime Pro Edition, klik File ➤ New Project Wisaya kanggo nggawe anyar Quartus Prime project, utawa File ➤ Open Project kanggo mbukak proyek Intel Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
2. Nemtokake kulawarga piranti Agilex (seri-I) banjur pilih piranti sing nyukupi kabeh syarat iki:
   • Kothak transceiver yaiku F-tile
   • Kelas kacepetan transceiver yaiku -1 utawa -2
   • Kelas kacepetan inti yaiku -1 utawa -2 utawa -3
3. Klik Rampung.

Tindakake langkah-langkah iki kanggo ngasilake desain hardware F-Tile CPRI PHY Intel FPGA IP example lan testbench:

1. Ing Katalog IP, goleki banjur pilih F-Tile CPRI PHY Intel FPGA IP. Jendhela Variasi IP Anyar katon.
2. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
3. Klik OK. Editor parameter katon.
4. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
5. Ing Examptab Desain, ing Example Desain Files, pilih opsi Simulasi kanggo generate testbench lan project kompilasi-mung. Pilih opsi Synthesis kanggo ngasilake desain hardware example. Sampeyan kudu milih ing paling siji opsi Simulasi lan Sintesis kanggo generate ex desainample.
6. Ing Examptab Design, ing Generated HDL Format, pilih Verilog HDL utawa VHDL. Yen sampeyan milih VHDL, sampeyan kudu simulasi testbench karo simulator basa campuran. Piranti sing diuji ing ex_ direktori punika model VHDL, nanging testbench utama file punika System Verilog file.
7. Klik Generate Examptombol Desain. Pilih ExampJendhela Direktori Desain katon.
8. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (cpriphy_ftile_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori (ample_dir>).

Struktur Direktori

Desain inti F-Tile CPRI PHY Intel FPGA IP example file direktori ngemot ing ngisor iki kui files kanggo desain example.

Gambar 4. Struktur Direktori Ex Generatedample Desain

Tabel 1. Testbench File Katrangan

File Jeneng	Katrangan
Key Testbench lan Simulasi Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv	Testbench tingkat paling dhuwur file. Testbench instantiates bungkus DUT lan mbukak tugas Verilog HDL kanggo ngasilake lan nampa paket.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	DUT wrapper sing instantiates DUT lan komponen testbench liyane.
Skrip Testbench(1)
<design_example_dir>/ example_testbench/run_vsim.do	Siemens EDA ModelSim SE utawa Questa utawa Questa-Intel FPGA Edition script kanggo mbukak testbench.
<design_example_dir>/ example_testbench/run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Skrip Synopsys VCS MX (gabungan Verilog HDL lan SystemVerilog karo VHDL) kanggo mbukak testbench.

Nglirwakake script simulator liyane ingample_dir>/misample_testbench/ folder.

Tabel 2. Desain Hardware Example File Katrangan

File Jeneng	Katrangan
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.qpf	Proyek Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Setelan proyek Intel Quartus Prime file.
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.sdc	Watesan Desain Synopsys files. Sampeyan bisa nyalin lan ngowahi iki filekanggo desain Intel Agilex™ sampeyan dhewe.
<design_example_dir> / hardware_test_design / cpriphy_ftile_hw.v	Desain Verilog HDL tingkat ndhuwur example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT wrapper sing instantiates DUT lan komponen testbench liyane.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Utama file kanggo ngakses System Console.

Simulating Design Examping Testbench

Gambar 5. Tata cara

Tindakake langkah iki kanggo simulasi testbench:

1. Ing command prompt, ganti menyang direktori simulasi testbenchample_dir>/misample_testbench. cd /example_testbench
2. Jalanake quartus_tlg ing proyek sing digawe file: quartus_tlg cpriphy_ftile_hw
3. Run ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator. Waca Tabel Langkah kanggo simulasi Testbench.
5. Analisis asil. Testbench sukses nampa limang hyperframes, lan nampilake "LULUS".

Tabel 3. Langkah kanggo simulasi Testbench ing Synopsys VCS * Simulator

Simulator	instruksi
VCS	Ing baris perintah, ketik:
	sh run_vcs.sh
terus…

Simulator	instruksi
VCS MX	Ing baris perintah, ketik:
	sh run_vcsmx.sh
ModelSim SE utawa Questa utawa Questa-Intel FPGA Edition	Ing baris perintah, ketik:
	vsim -do run_vsim.do
	Yen sampeyan luwih seneng simulasi tanpa mbukak GUI, ketik:
	vsim -c -do run_vsim.do

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses kanggo 24.33024 Gbps kanthi 4 saluran CPRI:

Nglumpukake Proyek Mung Kompilasi

Kanggo ngumpulake kompilasi-mung exampproyek, tindakake langkah iki:

1. Njamin desain kompilasi example generasi lengkap.
2. Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Ing menu Processing, klik Start Compilation.
4. Sawise kompilasi sukses, laporan wektu lan panggunaan sumber kasedhiya ing sesi Intel Quartus Prime Pro Edition sampeyan.

Informasi sing gegandhengan
Aliran Desain Berbasis Blok

Kompilasi lan Konfigurasi Desain Examping Hardware

Kanggo ngumpulake desain hardware example lan ngatur ing piranti Intel Agilex, tindakake langkah iki:

1. Priksa manawa desain hardware example generasi lengkap.
2. Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Primeample_dir> / hardware_test_design / cpriphy_ftile_hw.qpf.
3. Sunting .qsf file kanggo nemtokake pin adhedhasar hardware sampeyan.
4. Ing menu Processing, klik Start Compilation.
5. Sawise kompilasi sukses, a .sof file kasedhiya ingample_dir>/hardware_test_design/output_files direktori.

Tindakake langkah iki kanggo program desain hardware examping piranti Intel Agilex:

• Sambungake Intel Agilex I-seri Transceiver Signal Integritas Development Kit kanggo komputer inang.
  Cathetan: Kit pangembangan wis diprogram kanthi frekuensi jam sing bener kanthi standar. Sampeyan ora perlu nggunakake aplikasi Kontrol Jam kanggo nyetel frekuensi.
• Pada menu Tools, klik Programmer.
• Pada Programmer, klik Hardware Setup.
• Pilih piranti pemrograman.
• Priksa manawa Mode disetel menyang JTAG.
• Pilih piranti Intel Agilex banjur klik Tambah Piranti. Programmer nampilake diagram blok sambungan antarane piranti ing papan sampeyan.
• Ing baris karo .sof Panjenengan, mriksa kothak kanggo .sof.
• Centhang kothak ing kolom Program / Konfigurasi.
• Klik Mulai.

Informasi sing gegandhengan

• Aliran Desain Berbasis Blok
• Pemrograman Piranti Intel FPGA
• Nganalisis lan Debugging Designs karo System Console

Nguji Desain Hardware Example

Sawise sampeyan ngumpulake F-Tile CPRI PHY Intel FPGA IP inti desain example lan ngatur ing piranti Intel Agilex, sampeyan bisa nggunakake System Console kanggo program inti IP lan ndhaftar inti PHY IP sawijining.
Kanggo nguripake System Console lan nyoba desain hardware example, tindakake langkah iki:

1. Sawise desain hardware example dikonfigurasi ing piranti Intel Agilex, ing piranti lunak Intel Quartus Prime Pro Edition, ing menu Tools, klik System Debugging Tools ➤ System Console.
2. Ing panel Tcl Console, ketik cd hwtest kanggo ngganti direktoriample_dir>/hardware_test_design/hwtest_sl.
3. Ketik source main_script.tcl kanggo mbukak sambungan menyang file JTAG master lan miwiti test.

Desain Example Katrangan

Desain example nduduhake fungsi dhasar saka inti F-Tile CPRI PHY Intel FPGA IP. Sampeyan bisa generate desain saka Examptab Desain ing F-Tile CPRI PHY Intel FPGA IP editor parameter.
Kanggo ngasilake desain exampDadi, sampeyan kudu nyetel nilai parameter kanggo variasi inti IP sing arep digawe ing produk pungkasan. Sampeyan bisa milih kanggo generate ex desainample nganggo utawa tanpa fitur RS-FEC. Fitur RS-FEC kasedhiya karo tarif bit CPRI 10.1376, 12.1651 lan 24.33024 Gbps.
Tabel 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI Line Bit Rate (Gbps)	Dhukungan RS-FEC	Jam Referensi (MHz)	Dhukungan Latency Deterministik
1.2288	Ora	153.6	ya wis
2.4576	Ora	153.6	ya wis
3.072	Ora	153.6	ya wis
4.9152	Ora	153.6	ya wis
6.144	Ora	153.6	ya wis
9.8304	Ora	153.6	ya wis
10.1376	Kanthi lan Tanpa	184.32	ya wis
12.1651	Kanthi lan Tanpa	184.32	ya wis
24.33024	Kanthi lan Tanpa	184.32	ya wis

Fitur

• Nggawe desain example karo fitur RS-FEC
• Kapabilitas mriksa paket dhasar kalebu count latensi round trip

Desain Simulasi Example

Desain F-Tile CPRI PHY Intel FPGA IP example ngasilake testbench simulasi lan simulasi files sing instantiates inti F-Tile CPRI PHY Intel FPGA IP nalika sampeyan milih pilihan Simulasi.

Gambar 6. Diagram Blok kanggo Line Rate 10.1316, 12.1651, lan 24.33024 Gbps (kanthi lan tanpa RS-FEC)

Gambar 7. Diagram Blok kanggo 1.228, 2.4576, 3.072, 4.9152, 6.144, lan 9.8304 Gbps Line Rate

Ing desain iki example, testbench simulasi nyedhiyakake fungsi dhasar kayata wiwitan lan ngenteni kunci, ngirim lan nampa paket.
Test run sing sukses nampilake output sing ngonfirmasi prilaku ing ngisor iki:

1. Logika klien ngreset inti IP.
2. Logika klien ngenteni keselarasan datapath RX.
3. Logika klien ngirimake hyperframes ing antarmuka TX MII lan ngenteni limang hyperframes ditampa ing antarmuka RX MII. Hyperframes ditularaké lan ditampa ing antarmuka MII miturut specifications CPRI v7.0.
   Cathetan: Desain CPRI sing target 1.2, 2.4, 3, 4.9, 6.1, lan 9.8 Gbps line rate nggunakake antarmuka 8b/10b lan desain sing target 10.1, 12.1 lan 24.3 Gbps (nganggo lan tanpa RS-FEC) nggunakake antarmuka MII. Desain iki example kalebu counter trip kanggo count latensi babak trip saka TX kanggo RX.
4. Logika klien maca nilai latensi round trip lan mriksa isi lan bener data hyperframes ing sisih RX MII sawise counter ngrampungake count latensi round trip.

Informasi sing gegandhengan

• Spesifikasi CPRI

Desain Hardware Example

Gambar 8. Desain Hardware ExampDiagram Blok

 

Cathetan

1. Desain CPRI kanthi tarif garis CPRI 2.4/4.9/9.8 Gbps nggunakake antarmuka 8b/10b lan kabeh desain tarif garis CPRI liyane nggunakake antarmuka MII.
2. Desain CPRI kanthi tarif jalur CPRI 2.4/4.9/9.8 Gbps mbutuhake jam referensi transceiver 153.6 MHz lan kabeh tarif garis CPRI liyane mbutuhake 184.32 MHz.

Desain hardware inti F-Tile CPRI PHY Intel FPGA IP example kalebu komponen ing ngisor iki:

• F-Tile CPRI PHY Intel FPGA IP inti.
• Blok logika klien paket sing ngasilake lan nampa lalu lintas.
• counter trip.
• IOPLL kanggo generate sampjam ling kanggo logika latency deterministik nang IP, lan babak trip counter komponen ing testbench.
• Sistem PLL kanggo generate jam sistem kanggo IP.
• Dekoder alamat Avalon®-MM kanggo dekode ruang alamat konfigurasi ulang kanggo modul CPRI, Transceiver, lan Ethernet sajrone akses konfigurasi ulang.
• Sumber lan probe kanggo negesake reset lan ngawasi jam lan sawetara bit status.
• JTAG controller sing komunikasi karo System Console. Sampeyan komunikasi karo logika klien liwat System Console.

Sinyal Antarmuka

Tabel 5. Desain ExampSinyal Antarmuka

Sinyal	arah	Katrangan
ref_clk100MHz	Input	Jam input kanggo akses CSR ing kabeh antarmuka konfigurasi ulang. Drive ing 100 MHz.
i_clk_ref[0]	Input	Jam referensi kanggo Sistem PLL. Drive ing 156.25 MHz.
i_clk_ref[1]	Input	Jam referensi Transceiver. Drive ing • 153.6 MHz kanggo CPRI line rate 1.2, 2.4, 3, 4.9, 6.1, lan 9.8 Gbps. • 184.32 MHz kanggo tarif baris CPRI 10.1,12.1, lan 24.3 Gbps karo lan tanpa RS-FEC.
i_rx_serial[n]	Input	Transceiver PHY input data serial.
o_tx_serial[n]	Output	Transceiver PHY output data serial.

Desain Example Register

Tabel 6. Desain Example Register

Nomer Saluran	Alamat Base (Alamat Byte)	Tipe Register
0	0x00000000	CPRI PHY Reconfiguration register kanggo Channel 0
	0x00100000	Ethernet Reconfiguration ndhaftar kanggo Channel 0
	0x00200000	Transceiver Reconfiguration ndhaftar kanggo Channel 0
1(2)	0x01000000	CPRI PHY Reconfiguration register kanggo Channel 1
	0x01100000	Ethernet Reconfiguration ndhaftar kanggo Channel 1
	0x01200000	Transceiver Reconfiguration ndhaftar kanggo Channel 1
2(2)	0x02000000	CPRI PHY Reconfiguration register kanggo Channel 2
	0x02100000	Ethernet Reconfiguration ndhaftar kanggo Channel 2
	0x02200000	Transceiver Reconfiguration ndhaftar kanggo Channel 2
terus…

Nomer Saluran	Alamat Base (Alamat Byte)	Tipe Register
3(2)	0x03000000	CPRI PHY Reconfiguration register kanggo Channel 3
	0x03100000	Ethernet Reconfiguration ndhaftar kanggo Channel 3
	0x03200000	Transceiver Reconfiguration ndhaftar kanggo Channel 3

Register iki dilindhungi undhang-undhang yen saluran ora digunakake.

F-Tile CPRI PHY Intel FPGA IP Design Example Arsip Pandhuan pangguna

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi Intel Quartus Prime	Versi IP inti	Pandhuan pangguna
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Pandhuan pangguna

Riwayat Revisi Dokumen kanggo F-Tile CPRI PHY Intel FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.10.04	21.3	3.0.0	Dhukungan tambahan kanggo simulator anyar ing bagean: Persyaratan Hardware lan Piranti Lunak. Langkah-langkah sing dianyari ing bagean: Simulating Design Examping Testbench. Dianyari bagean ing ngisor iki kanthi informasi tarif baris anyar: Desain Example Katrangan Desain Simulasi Example Sinyal Antarmuka Dianyari alamat ing bagean: Desain Example Register.
2021.06.21	21.2	2.0.0	Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

Dokumen / Sumber Daya

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Pandhuan pangguna F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, Desain IP Examplan, IP Design

Referensi

• Manual pangguna