intel F-Tile CPRI PHY FPGA IP Design Example
Snabbstartguide
F-Tile CPRI PHY Intel® FPGA IP-kärnan tillhandahåller en simuleringstestbänk och hårdvarudesign ex.ample som stöder kompilering och hårdvarutestning. När du genererar designen example, skapar parameterredigeraren automatiskt fileär nödvändigt för att simulera, kompilera och testa designen i hårdvara.
Intel tillhandahåller också ett ex för enbart kompileringampett projekt som du kan använda för att snabbt uppskatta IP-kärnområde och timing.
F-Tile CPRI PHY Intel FPGA IP-kärnan ger möjlighet att generera design examples för alla stödda kombinationer av antal CPRI-kanaler och CPRI-linjebithastigheter. Testbänken och design example stöder många parameterkombinationer av F-Tile CPRI PHY Intel FPGA IP-kärnan.
Figur 1. Utvecklingssteg för design Example
Relaterad information
- F-Tile CPRI PHY Intel FPGA IP Användarhandbok
- För detaljerad information om F-tile CPRI PHY IP.
- F-Tile CPRI PHY Intel FPGA IP Release Notes
- IP Release Notes listar IP-ändringar i en viss version.
Krav på hårdvara och mjukvara
För att testa exetampför design, använd följande hårdvara och mjukvara:
- Intel Quartus® Prime Pro Edition-programvara
- Systemkonsol
- Simulatorer som stöds:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE eller Questa*— Questa-Intel FPGA Edition
Skapar designen
Figur 2. Tillvägagångssätt
Figur 3. Exampfliken Design i IP Parameter Editor
Så här skapar du ett Intel Quartus Prime Pro Edition-projekt:
- Klicka på i Intel Quartus Prime Pro Edition File ➤ New Project Wizard för att skapa ett nytt Quartus Prime-projekt, eller File ➤ Öppna projekt för att öppna ett befintligt Intel Quartus Prime-projekt. Guiden uppmanar dig att ange en enhet.
- Ange enhetsfamiljen Agilex (I-serien) och välj en enhet som uppfyller alla dessa krav:
- Transceiver kakel är F-kakel
- Sändtagarens hastighetsgrad är -1 eller -2
- Kärnhastighetsgraden är -1 eller -2 eller -3
- Klicka på Slutför.
Följ dessa steg för att generera F-Tile CPRI PHY Intel FPGA IP-hårdvarudesign example och testbänk:
- I IP-katalogen letar du upp och väljer F-Tile CPRI PHY Intel FPGA IP. Fönstret Ny IP-variation visas.
- Ange ett namn på högsta nivå för din anpassade IP-variant. Parametereditorn sparar IP-variationsinställningarna i en file som heter .ip.
- Klicka på OK. Parametereditorn visas.
- På fliken IP anger du parametrarna för din IP-kärnvariant.
- På Exampfliken Design, under Example Design Files, välj alternativet Simulering för att generera testbänken och endast kompileringsprojektet. Välj alternativet Syntes för att generera hårdvarudesignen t.example. Du måste välja minst ett av simulerings- och syntesalternativen för att generera designen example.
- På Exampfliken Design, under Genererat HDL-format, välj Verilog HDL eller VHDL. Om du väljer VHDL måste du simulera testbänken med en simulator för blandade språk. Enheten som testas i ex_ katalogen är en VHDL-modell, men den huvudsakliga testbänken file är ett System Verilog file.
- Klicka på Generera example Design-knappen. Välj ExampFönstret Design Directory visas.
- Om du vill ändra designen exampkatalogens sökväg eller namn från standardvärdena som visas (cpriphy_ftile_0_example_design), bläddra till den nya sökvägen och skriv den nya designen example katalognamn (ample_dir>).
Katalogstruktur
F-Tile CPRI PHY Intel FPGA IP-kärndesign example file kataloger innehåller följande genererade files för design example.
Figur 4. Katalogstruktur för det genererade example Design
Tabell 1. Testbänk File Beskrivningar
| File Namn | Beskrivning |
| Key Testbench och Simulering Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Testbänk på toppnivå file. Testbänken instansierar DUT-omslaget och kör Verilog HDL-uppgifter för att generera och acceptera paket. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT-omslag som instansierar DUT och andra testbänkskomponenter. |
| Testbänkskript(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Skriptet Siemens EDA ModelSim SE eller Questa eller Questa-Intel FPGA Edition för att köra testbänken. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Synopsys VCS-skriptet för att köra testbänken. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Synopsys VCS MX-skriptet (kombinerat Verilog HDL och SystemVerilog med VHDL) för att köra testbänken. |
Ignorera alla andra simulatorskript iample_dir>/example_testbench/ mapp.
Tabell 2. Hårdvarudesign Example File Beskrivningar
| File Namn | Beskrivningar |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Intel Quartus Prime-projekt file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Prime-projektinställning file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys Design Constraints files. Du kan kopiera och ändra dessa files för din egen Intel Agilex™-design. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Toppnivå Verilog HDL design example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT-omslag som instansierar DUT och andra testbänkskomponenter. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Main file för åtkomst till systemkonsolen. |
Simulering av Design Example Testbänk
Figur 5. Tillvägagångssätt
Följ dessa steg för att simulera testbänken:
- Byt till testbänkssimuleringskatalogen vid kommandotolkenample_dir>/example_testbench. cd /example_testbench
- Kör quartus_tlg på det genererade projektet file: quartus_tlg cpriphy_ftile_hw
- Kör ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Kör simuleringsskriptet för den simulator som stöds av ditt val. Skriptet kompilerar och kör testbänken i simulatorn. Se tabellen Steg för att simulera testbänken.
- Analysera resultaten. Den framgångsrika testbänken fick fem hyperramar och visar "PASSED".
Tabell 3. Steg för att simulera testbänken i Synopsys VCS* Simulator
| Simulator | Instruktioner | |
| VCS | På kommandoraden skriver du: | |
| sh run_vcs.sh | ||
| fortsatt… | ||
| Simulator | Instruktioner | |
| VCS MX | På kommandoraden skriver du: | |
| sh run_vcsmx.sh | ||
| ModelSim SE eller Questa eller Questa-Intel FPGA Edition | På kommandoraden skriver du: | |
| vsim -do run_vsim.do | ||
| Om du föredrar att simulera utan att ta upp GUI, skriv: | ||
| vsim -c -do run_vsim.do | ||
Följande samputdata illustrerar en framgångsrik simuleringstestkörning för 24.33024 Gbps med 4 CPRI-kanaler:
Sammanställning av projektet endast för kompilering
För att kompilera exampför projektet, följ dessa steg:
- Säkerställ kompileringsdesign exampgenerationen är klar.
- Öppna Intel Quartus Prime Pro Edition-projektet i programmet Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Klicka på Starta kompilering på menyn Bearbetning.
- Efter lyckad kompilering finns rapporter för timing och resursutnyttjande tillgängliga i din Intel Quartus Prime Pro Edition-session.
Relaterad information
Blockbaserade designflöden
Kompilera och konfigurera Design Example i hårdvara
För att kompilera hårdvarudesignen exampoch konfigurera den på din Intel Agilex-enhet, följ dessa steg:
- Säkerställ hårdvarudesign exampgenerationen är klar.
- Öppna Intel Quartus Prime-projektet i programvaran Intel Quartus Prime Pro Editionample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Redigera .qsf file för att tilldela stift baserat på din hårdvara.
- Klicka på Starta kompilering på menyn Bearbetning.
- Efter framgångsrik sammanställning, en .sof file finns iample_dir>/hardware_test_design/output_files katalog.
Följ dessa steg för att programmera hårdvarudesignen example på Intel Agilex-enheten:
- Anslut Intel Agilex I-series Transceiver Signal Integrity Development Kit till värddatorn.
Obs: Utvecklingssatsen är förprogrammerad med rätt klockfrekvenser som standard. Du behöver inte använda programmet Clock Control för att ställa in frekvenserna. - Klicka på Programmerare på Verktyg-menyn.
- I programmeraren klickar du på Hardware Setup.
- Välj en programmeringsenhet.
- Se till att Mode är inställt på JTAG.
- Välj Intel Agilex-enheten och klicka på Lägg till enhet. Programmeraren visar ett blockschema över anslutningarna mellan enheterna på ditt kort.
- I raden med din .sof markerar du rutan för .sof.
- Markera rutan i kolumnen Program/Configure.
- Klicka på Start.
Relaterad information
- Blockbaserade designflöden
- Programmering av Intel FPGA-enheter
- Analysera och felsöka design med systemkonsolen
Testa hårdvarudesign Example
När du har kompilerat F-Tile CPRI PHY Intel FPGA IP-kärndesign exampoch konfigurera den på din Intel Agilex-enhet, kan du använda systemkonsolen för att programmera IP-kärnan och dess PHY IP-kärnregister.
För att slå på systemkonsolen och testa hårdvarudesignen t.example, följ dessa steg:
- Efter hårdvarudesign example är konfigurerad på Intel Agilex-enheten, i Intel Quartus Prime Pro Edition-programvaran, på Verktyg-menyn, klicka på System Debugging Tools ➤ System Console.
- I fönstret Tcl-konsol skriver du cd hwtest för att ändra katalog tillample_dir>/hardware_test_design/hwtest_sl.
- Skriv source main_script.tcl för att öppna en anslutning till JTAG bemästra och starta testet.
Design Example Beskrivning
Designen example demonstrerar den grundläggande funktionaliteten hos F-Tile CPRI PHY Intel FPGA IP-kärnan. Du kan skapa designen från Exampfliken Design i F-Tile CPRI PHY Intel FPGA IP-parameterredigerare.
För att generera designen example måste du först ställa in parametervärdena för den IP-kärnvariation du tänker generera i din slutprodukt. Du kan välja att generera designen example med eller utan RS-FEC-funktionen. RS-FEC-funktionen är tillgänglig med 10.1376, 12.1651 och 24.33024 Gbps CPRI-linjebithastigheter.
Tabell 4. F-Te CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI-linjebithastighet (Gbps) | RS-FEC-stöd | Referensklocka (MHz) | Stöd för deterministisk latens |
| 1.2288 | Inga | 153.6 | Ja |
| 2.4576 | Inga | 153.6 | Ja |
| 3.072 | Inga | 153.6 | Ja |
| 4.9152 | Inga | 153.6 | Ja |
| 6.144 | Inga | 153.6 | Ja |
| 9.8304 | Inga | 153.6 | Ja |
| 10.1376 | Med och Utan | 184.32 | Ja |
| 12.1651 | Med och Utan | 184.32 | Ja |
| 24.33024 | Med och Utan | 184.32 | Ja |
Drag
- Skapa designen example med RS-FEC-funktion
- Grundläggande paketkontrollfunktioner inklusive fördröjning tur och retur
Simuleringsdesign Example
F-Tile CPRI PHY Intel FPGA IP-design example genererar en simuleringstestbänk och simulering files som instansierar F-Tile CPRI PHY Intel FPGA IP-kärnan när du väljer simuleringsalternativet.
Figur 6. Blockdiagram för 10.1316, 12.1651 och 24.33024 Gbps (med och utan RS-FEC) linjehastigheter
Figur 7. Blockdiagram för 1.228, 2.4576, 3.072, 4.9152, 6.144 och 9.8304 Gbps linjehastighet
I denna design exampTill exempel, simuleringstestbänken tillhandahåller grundläggande funktionalitet såsom start och väntan på låsning, sändning och mottagning av paket.
Den lyckade testkörningen visar utdata som bekräftar följande beteende:
- Klientlogiken återställer IP-kärnan.
- Klientlogiken väntar på RX-datavägsjusteringen.
- Klientlogiken sänder hyperramar på TX MII-gränssnittet och väntar på att fem hyperramar tas emot på RX MII-gränssnittet. Hyperramar sänds och tas emot på MII-gränssnitt enligt CPRI v7.0-specifikationerna.
Notera: CPRI-designerna som är inriktade på 1.2, 2.4, 3, 4.9, 6.1 och 9.8 Gbps linjehastighet använder 8b/10b-gränssnitt och designen som riktar sig till 10.1, 12.1 och 24.3 Gbps (med och utan RS-FEC) använder MII-gränssnitt. Denna design example inkluderar en räkneverk tur och retur för att räkna fördröjningen tur och retur från TX till RX. - Klientlogiken läser av tur och retur latensvärdet och kontrollerar innehållet och korrektheten av hyperramdata på RX MII-sidan när räknaren slutfört tur och retur latensräkningen.
Relaterad information
- CPRI-specifikationer
Hårdvarudesign Example
Figur 8. Hårdvarudesign Exampblockdiagrammet
Notera
- CPRI-designerna med 2.4/4.9/9.8 Gbps CPRI-linjehastigheter använder 8b/10b-gränssnitt och alla andra CPRI-linjehastighetsdesigner använder MII-gränssnitt.
- CPRI-designerna med 2.4/4.9/9.8 Gbps CPRI-linjehastigheter behöver 153.6 MHz transceiverreferensklocka och alla andra CPRI-linjehastigheter behöver 184.32 MHz.
F-Tile CPRI PHY Intel FPGA IP core hårdvarudesign example innehåller följande komponenter:
- F-Tile CPRI PHY Intel FPGA IP-kärna.
- Paketklientlogikblock som genererar och tar emot trafik.
- Räknare tur och retur.
- IOPLL för att generera samplingklocka för deterministisk latenslogik inuti IP:n och tur- och returräknarkomponent vid testbänken.
- System PLL för att generera systemklockor för IP.
- Avalon®-MM-adressavkodare för att avkoda omkonfigureringsadressutrymme för CPRI-, Transceiver- och Ethernet-moduler under omkonfigureringsåtkomster.
- Källor och sonder för att hävda återställningar och övervaka klockorna och några statusbitar.
- JTAG styrenhet som kommunicerar med systemkonsolen. Du kommunicerar med klientlogiken via System Console.
Gränssnittssignaler
Tabell 5. Design Example Gränssnittssignaler
| Signal | Riktning | Beskrivning |
| ref_clk100MHz | Input | Ingångsklocka för CSR-åtkomst på alla omkonfigureringsgränssnitt. Kör på 100 MHz. |
| i_clk_ref[0] | Input | Referensklocka för System PLL. Kör på 156.25 MHz. |
| i_clk_ref[1] | Input | Transceiver referensklocka. Kör kl
• 153.6 MHz för CPRI-linjehastighet 1.2, 2.4, 3, 4.9, 6.1 och 9.8 Gbps. • 184.32 MHz för CPRI-linjehastigheter 10.1,12.1, 24.3 och XNUMX Gbps med och utan RS-FEC. |
| i_rx_serial[n] | Input | Transceiver PHY-ingångsseriedata. |
| o_tx_serial[n] | Produktion | Transceiver PHY-utgång seriella data. |
Design Example Register
Tabell 6. Design Example Register
| Kanalnummer | Basadress (byteadress) | Registreringstyp |
|
0 |
0x00000000 | CPRI PHY Omkonfigurationsregister för kanal 0 |
| 0x00100000 | Ethernet-omkonfigurationsregister för kanal 0 | |
| 0x00200000 | Transceiver Reconfiguration registrerar för kanal 0 | |
|
1(2) |
0x01000000 | CPRI PHY Omkonfigurationsregister för kanal 1 |
| 0x01100000 | Ethernet-omkonfigurationsregister för kanal 1 | |
| 0x01200000 | Transceiver Reconfiguration registrerar för kanal 1 | |
|
2(2) |
0x02000000 | CPRI PHY Omkonfigurationsregister för kanal 2 |
| 0x02100000 | Ethernet-omkonfigurationsregister för kanal 2 | |
| 0x02200000 | Transceiver Reconfiguration registrerar för kanal 2 | |
| fortsatt… | ||
| Kanalnummer | Basadress (byteadress) | Registreringstyp |
|
3(2) |
0x03000000 | CPRI PHY Omkonfigurationsregister för kanal 3 |
| 0x03100000 | Ethernet-omkonfigurationsregister för kanal 3 | |
| 0x03200000 | Transceiver Reconfiguration registrerar för kanal 3 |
Dessa register är reserverade om kanalen inte används.
F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives
Om en IP-kärnversion inte finns med i listan gäller användarhandboken för den tidigare IP-kärnversionen.
| Intel Quartus Prime-version | IP Core-version | Användarhandbok |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Användarhandbok |
Dokumentrevisionshistorik för F-Tile CPRI PHY Intel FPGA IP Design Example Användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Initial release. |
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
Dokument/resurser
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Användarhandbok F-Te CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Te CPRI IP Design Example, IP Design Example, IP-design |
