Intel F-Tile CPRI PHY FPGA IP Design Example
راهنمای شروع سریع
هسته IP F-Tile CPRI PHY Intel® FPGA یک میز آزمایش شبیه سازی و طراحی سخت افزاری را ارائه می دهد.ample که از کامپایل و تست سخت افزار پشتیبانی می کند. وقتی طرح سابق را تولید می کنیدample، ویرایشگر پارامتر به طور خودکار ایجاد می کند fileبرای شبیه سازی، کامپایل و آزمایش طراحی در سخت افزار ضروری است.
اینتل همچنین یک نسخه قبلی فقط کامپایل ارائه می دهدampپروژه ای که می توانید از آن برای تخمین سریع منطقه هسته IP و زمان بندی استفاده کنید.
هسته IP F-Tile CPRI PHY Intel FPGA قابلیت ایجاد طراحی قبلی را فراهم می کند.amples برای همه ترکیبات پشتیبانی شده از تعداد کانال های CPRI و نرخ بیت خط CPRI. میز تست و طراحی سابقampاز ترکیب پارامترهای متعددی از هسته IP F-Tile CPRI PHY Intel FPGA پشتیبانی می کند.
شکل 1. مراحل توسعه برای طراحی مثالample
اطلاعات مرتبط
- راهنمای کاربر F-Tile CPRI PHY Intel FPGA IP
- برای اطلاعات دقیق در مورد F-tile CPRI PHY IP.
- یادداشت های انتشار IP F-Tile CPRI PHY Intel FPGA
- یادداشت‌های انتشار IP تغییرات IP را در یک نسخه خاص فهرست می‌کند.
سخت افزار و نرم افزار مورد نیاز
برای تست سابقampبرای طراحی، از سخت افزار و نرم افزار زیر استفاده کنید:
- نرم افزار Intel Quartus® Prime Pro Edition
- کنسول سیستم
- شبیه سازهای پشتیبانی شده:
- سینوپسیس* VCS*
- Synopsys VCS MX
- زیمنس* EDA ModelSim* SE یا Questa*— Questa-Intel FPGA Edition
تولید طرح
شکل 2. رویه
شکل 3. مثالampبرگه طراحی در ویرایشگر پارامتر IP
برای ایجاد یک پروژه Intel Quartus Prime Pro Edition:
- در Intel Quartus Prime Pro Edition، کلیک کنید File ➤ New Project Wizard برای ایجاد یک پروژه جدید Quartus Prime یا File ➤ پروژه را باز کنید تا یک پروژه Intel Quartus Prime موجود را باز کنید. جادوگر از شما می خواهد که یک دستگاه را مشخص کنید.
- خانواده دستگاه Agilex (سری I) را مشخص کنید و دستگاهی را انتخاب کنید که همه این شرایط را برآورده کند:
- کاشی فرستنده و گیرنده F-tile است
- درجه سرعت فرستنده گیرنده -1 یا -2 است
- درجه سرعت هسته -1 یا -2 یا -3 است
- روی Finish کلیک کنید.
این مراحل را دنبال کنید تا طراحی سخت افزار F-Tile CPRI PHY Intel FPGA IP را ایجاد کنیدample و testbench:
- در کاتالوگ IP، F-Tile CPRI PHY Intel FPGA IP را پیدا کرده و انتخاب کنید. پنجره New IP Variation ظاهر می شود.
- یک نام سطح بالا را مشخص کنید برای تنوع IP سفارشی شما ویرایشگر پارامتر تنظیمات تغییرات IP را در یک ذخیره می کند file تحت عنوان ip.
- روی OK کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
- در تب IP، پارامترهای تنوع هسته IP خود را مشخص کنید.
- در تاریخ سابقampبرگه طراحی، زیر Exampطراحی Files، گزینه Simulation را برای تولید testbench و پروژه فقط کامپایل انتخاب کنید. گزینه Synthesis را برای تولید طراحی سخت افزاری انتخاب کنیدampله شما باید حداقل یکی از گزینه‌های شبیه‌سازی و ترکیب را برای تولید طرح سابق انتخاب کنیدampله
- در تاریخ سابقampبرگه Design، در بخش Generated HDL Format، Verilog HDL یا VHDL را انتخاب کنید. اگر VHDL را انتخاب کنید، باید تست بنچ را با یک شبیه ساز مخلوط زبان شبیه سازی کنید. دستگاه تحت آزمایش در ex_ دایرکتوری یک مدل VHDL است، اما تست اصلی است file یک سیستم Verilog است file.
- روی Generate Ex کلیک کنیدampدکمه طراحی. انتخاب سابقampپنجره Design Directory ظاهر می شود.
- اگر می خواهید طرح قبلی را اصلاح کنیدampمسیر دایرکتوری یا نام از پیش فرض های نمایش داده شده (cpriphy_ftile_0_example_design)، مسیر جدید را مرور کنید و طرح جدید را تایپ کنیدampنام دایرکتوری le (ample_dir>).
ساختار دایرکتوری
طراحی اصلی F-Tile CPRI PHY Intel FPGA IPample file دایرکتوری ها حاوی موارد زیر هستند files برای طراحی سابقampله
شکل 4. ساختار دایرکتوری نمونه تولید شدهampطراحی
جدول 1. میز تست File توضیحات
| File نام ها | توضیحات |
| کلید تست و شبیه سازی Files | |
| <design_example_dir>/ سابقample_testbench/basic_avl_tb_top.sv | میز تست سطح بالا file. محفظه آزمایشی Wrapper DUT را نمونه‌سازی می‌کند و وظایف Verilog HDL را برای تولید و پذیرش بسته‌ها اجرا می‌کند. |
| <design_example_dir>/ سابقample_testbench/ cpriphy_ftile_wrapper.sv | لفاف DUT که DUT و سایر اجزای میز تست را نشان می دهد. |
| اسکریپت های تست بنچ (1) | |
| <design_example_dir>/ سابقample_testbench/run_vsim.do | اسکریپت Siemens EDA ModelSim SE یا Questa یا Questa-Intel FPGA Edition برای اجرای testbench. |
| <design_example_dir>/ سابقample_testbench/run_vcs.sh | اسکریپت Synopsys VCS برای اجرای testbench. |
| <design_example_dir>/ سابقample_testbench/run_vcsmx.sh | اسکریپت Synopsys VCS MX (ترکیب Verilog HDL و SystemVerilog با VHDL) برای اجرای testbench. |
هر اسکریپت شبیه ساز دیگری را نادیده بگیریدample_dir>/example_testbench/ پوشه.
جدول 2. طراحی سخت افزار Example File توضیحات
| File نام ها | توضیحات |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | پروژه Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | تنظیمات پروژه Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | محدودیت های طراحی سینوپسیس fileس می توانید اینها را کپی و اصلاح کنید fileبرای طراحی Intel Agilex™ خودتان. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | طراحی سطح بالا Verilog HDL example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | لفاف DUT که DUT و سایر اجزای میز تست را نشان می دهد. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | اصلی file برای دسترسی به کنسول سیستم |
شبیه سازی طراحی قبلیampمیز تست
شکل 5. رویه
برای شبیه سازی تست بنچ مراحل زیر را دنبال کنید:
- در خط فرمان، به دایرکتوری شبیه سازی testbench تغییر دهیدample_dir>/example_testbench. سی دی /سابقample_testbench
- quartus_tlg را روی پروژه تولید شده اجرا کنید file: quartus_tlg cpriphy_ftile_hw
- اجرای ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- اسکریپت شبیه سازی را برای شبیه ساز پشتیبانی شده مورد نظر خود اجرا کنید. اسکریپت تست بنچ را در شبیه ساز کامپایل و اجرا می کند. به جدول مراحل شبیه سازی تست بنچ مراجعه کنید.
- نتایج را تجزیه و تحلیل کنید. تست موفقیت آمیز پنج هایپرفریم دریافت کرد و "PASSED" را نمایش می دهد.
جدول 3. مراحل شبیه سازی Testbench در Synopsys VCS* Simulator
| شبیه ساز | دستورالعمل ها | |
| VCS | در خط فرمان تایپ کنید: | |
| sh run_vcs.sh | ||
| ادامه … | ||
| شبیه ساز | دستورالعمل ها | |
| VCS MX | در خط فرمان تایپ کنید: | |
| sh run_vcsmx.sh | ||
| ModelSim SE یا Questa یا Questa-Intel FPGA Edition | در خط فرمان تایپ کنید: | |
| vsim -do run_vsim.do | ||
| اگر ترجیح می دهید بدون باز کردن رابط کاربری گرافیکی شبیه سازی کنید، تایپ کنید: | ||
| vsim -c -do run_vsim.do | ||
اس های زیرampخروجی le یک اجرای آزمایشی شبیه‌سازی موفق برای 24.33024 گیگابیت بر ثانیه با 4 کانال CPRI را نشان می‌دهد:
کامپایل پروژه فقط تالیف
برای کامپایل نسخه قبلی فقط کامپایلampپروژه، مراحل زیر را دنبال کنید:
- از طراحی تلفیقی قبلی اطمینان حاصل کنیدampنسل جدید کامل شد
- در نرم افزار Intel Quartus Prime Pro Edition، پروژه Intel Quartus Prime Pro Edition را باز کنیدample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- در منوی Processing، روی Start Compilation کلیک کنید.
- پس از گردآوری موفقیت آمیز، گزارش های مربوط به زمان بندی و استفاده از منابع در جلسه Intel Quartus Prime Pro Edition در دسترس هستند.
اطلاعات مرتبط
جریان های طراحی مبتنی بر بلوک
کامپایل و پیکربندی Design Exampدر سخت افزار
برای کامپایل طراحی سخت افزار سابقampو آن را در دستگاه Intel Agilex خود پیکربندی کنید، این مراحل را دنبال کنید:
- از طراحی سخت افزاری قبلی اطمینان حاصل کنیدampنسل جدید کامل شد
- در نرم افزار Intel Quartus Prime Pro Edition، پروژه Intel Quartus Prime را باز کنیدample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- qsf. را ویرایش کنید file برای اختصاص پین ها بر اساس سخت افزار شما.
- در منوی Processing، روی Start Compilation کلیک کنید.
- پس از تدوین موفق، یک .sof file موجود است درample_dir>/hardware_test_design/output_fileدایرکتوری s.
برای برنامه‌ریزی طراحی سخت‌افزار، مراحل زیر را دنبال کنیدample در دستگاه Intel Agilex:
- کیت توسعه یکپارچگی سیگنال فرستنده گیرنده سری Agilex Intel را به کامپیوتر میزبان متصل کنید.
توجه: کیت توسعه به طور پیش فرض با فرکانس های ساعت صحیح از قبل برنامه ریزی شده است. برای تنظیم فرکانس ها نیازی به استفاده از برنامه Clock Control ندارید. - در منوی ابزارها، روی برنامه نویس کلیک کنید.
- در برنامه نویس روی Hardware Setup کلیک کنید.
- یک دستگاه برنامه نویسی را انتخاب کنید.
- مطمئن شوید که حالت روی J تنظیم شده استTAG.
- دستگاه Intel Agilex را انتخاب کرده و روی Add Device کلیک کنید. برنامه نویس یک بلوک دیاگرام از اتصالات بین دستگاه های روی برد شما نمایش می دهد.
- در ردیف با .sof خود، کادر .sof را علامت بزنید.
- کادر موجود در ستون Program/Configure را علامت بزنید.
- روی Start کلیک کنید.
اطلاعات مرتبط
- جریان های طراحی مبتنی بر بلوک
- برنامه نویسی دستگاه های FPGA اینتل
- تجزیه و تحلیل و اشکال زدایی طرح ها با کنسول سیستم
تست طراحی سخت افزار Example
پس از کامپایل F-Tile CPRI PHY Intel FPGA IP core design exampو آن را روی دستگاه Intel Agilex خود پیکربندی کنید، می توانید از کنسول سیستم برای برنامه ریزی هسته IP و رجیسترهای هسته IP PHY آن استفاده کنید.
برای روشن کردن کنسول سیستم و تست طراحی سخت افزاری قبلیample، این مراحل را دنبال کنید:
- پس از طراحی سخت افزار سابقample در دستگاه Intel Agilex پیکربندی شده است، در نرم افزار Intel Quartus Prime Pro Edition، در منوی Tools، روی System Debugging Tools ➤ System Console کلیک کنید.
- در قسمت Tcl Console، cd hwtest را تایپ کنید تا دایرکتوری را به آن تغییر دهیدample_dir>/hardware_test_design/hwtest_sl.
- منبع main_script.tcl را تایپ کنید تا یک اتصال به J باز شودTAG استاد شده و آزمون را شروع کنید.
طراحی پیشینample توضیحات
طرح سابقample عملکرد اصلی هسته IP F-Tile CPRI PHY Intel FPGA را نشان می دهد. می توانید طرح را از Ex ایجاد کنیدampبرگه طراحی در ویرایشگر پارامتر F-Tile CPRI PHY Intel FPGA IP.
برای تولید طرح قبلیampابتدا باید مقادیر پارامترها را برای تنوع هسته IP که در نظر دارید در محصول نهایی خود ایجاد کنید، تنظیم کنید. شما می توانید انتخاب کنید که طرح قبلی را ایجاد کنیدampبا یا بدون ویژگی RS-FEC. ویژگی RS-FEC با نرخ بیت خط CPRI 10.1376، 12.1651 و 24.33024 گیگابیت بر ثانیه در دسترس است.
جدول 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| نرخ بیت خط CPRI (Gbps) | پشتیبانی از RS-FEC | ساعت مرجع (MHz) | پشتیبانی قطعی تاخیر |
| 1.2288 | خیر | 153.6 | بله |
| 2.4576 | خیر | 153.6 | بله |
| 3.072 | خیر | 153.6 | بله |
| 4.9152 | خیر | 153.6 | بله |
| 6.144 | خیر | 153.6 | بله |
| 9.8304 | خیر | 153.6 | بله |
| 10.1376 | با و بدون | 184.32 | بله |
| 12.1651 | با و بدون | 184.32 | بله |
| 24.33024 | با و بدون | 184.32 | بله |
ویژگی ها
- طرح قبلی را ایجاد کنیدampبا ویژگی RS-FEC
- قابلیت های اساسی بررسی بسته ها از جمله شمارش تاخیر رفت و برگشت
طراحی شبیه سازیample
F-Tile CPRI PHY Intel FPGA IP design example یک تست شبیه سازی و شبیه سازی ایجاد می کند files که با انتخاب گزینه شبیه سازی، هسته IP F-Tile CPRI PHY Intel FPGA را نشان می دهد.
شکل 6. بلوک دیاگرام برای نرخ های خط 10.1316، 12.1651 و 24.33024 گیگابیت بر ثانیه (با و بدون RS-FEC)
شکل 7. بلوک دیاگرام برای نرخ خط 1.228، 2.4576، 3.072، 4.9152، 6.144 و 9.8304 گیگابیت بر ثانیه
در این طرح سابقampتست شبیه‌سازی عملکردهای اولیه مانند راه‌اندازی و انتظار برای قفل کردن، ارسال و دریافت بسته‌ها را فراهم می‌کند.
اجرای آزمایشی موفقیت آمیز خروجی را نشان می دهد که رفتار زیر را تأیید می کند:
- منطق کلاینت هسته IP را بازنشانی می کند.
- منطق کلاینت منتظر تراز مسیر داده RX است.
- منطق کلاینت هایپرفریم ها را روی رابط TX MII ارسال می کند و منتظر می ماند تا پنج هایپرفریم در رابط RX MII دریافت شود. هایپر فریم ها بر اساس مشخصات CPRI v7.0 بر روی رابط MII ارسال و دریافت می شوند.
توجه: طرح‌های CPRI که نرخ خط ۱.۲، ۲.۴، ۳، ۴.۹، ۶.۱ و ۹.۸ گیگابیت بر ثانیه را هدف قرار می‌دهند، از رابط 1.2b/2.4b استفاده می‌کنند و طرح‌هایی که 3، 4.9 و 6.1 گیگابیت بر ثانیه (با و بدون RS-FEC) را هدف قرار می‌دهند، از رابط MII استفاده می‌کنند. این طرح سابقample شامل یک شمارنده رفت و برگشت برای شمارش تاخیر رفت و برگشت از TX به RX است. - منطق کلاینت مقدار تاخیر رفت و برگشت را می خواند و محتوای و صحت داده هایپرفریم در سمت RX MII را هنگامی که شمارنده شمارش تاخیر رفت و برگشت را کامل کرد، بررسی می کند.
اطلاعات مرتبط
- مشخصات CPRI
طراحی سخت افزار پیشینample
شکل 8. طراحی سخت افزار مثالampلو بلوک دیاگرام
توجه داشته باشید
- طرح‌های CPRI با نرخ‌های خط CPRI 2.4/4.9/9.8 گیگابیت بر ثانیه از رابط 8b/10b استفاده می‌کنند و سایر طرح‌های نرخ خط CPRI از رابط MII استفاده می‌کنند.
- طراحی‌های CPRI با نرخ‌های خط CPRI 2.4/4.9/9.8 گیگابیت بر ثانیه به ساعت مرجع فرستنده گیرنده 153.6 مگاهرتز نیاز دارند و سایر نرخ‌های خط CPRI به 184.32 مگاهرتز نیاز دارند.
F-Tile CPRI PHY Intel FPGA IP اصلی طراحی سخت افزارample شامل اجزای زیر است:
- F-Tile CPRI PHY Intel FPGA IP Core.
- بلوک منطقی کلاینت بسته که ترافیک تولید و دریافت می کند.
- پیشخوان رفت و برگشت.
- IOPLL برای تولید sampساعت لینگ برای منطق تأخیر قطعی در داخل IP و جزء شمارنده رفت و برگشت در تست میز.
- سیستم PLL برای تولید ساعت های سیستم برای IP.
- رمزگشای آدرس Avalon®-MM برای رمزگشایی فضای آدرس پیکربندی مجدد برای ماژول های CPRI، فرستنده گیرنده و اترنت در طول دسترسی های پیکربندی مجدد.
- منابع و کاوشگرها برای اثبات تنظیم مجدد و نظارت بر ساعت ها و چند بیت وضعیت.
- JTAG کنترل کننده ای که با کنسول سیستم ارتباط برقرار می کند. شما از طریق System Console با منطق کلاینت ارتباط برقرار می کنید.
سیگنال های رابط
جدول 5. طراحی مثالampسیگنال های رابط
| سیگنال | جهت | توضیحات |
| ref_clk100MHz | ورودی | ساعت ورودی برای دسترسی CSR در تمام رابط های پیکربندی مجدد. در 100 مگاهرتز رانندگی کنید. |
| i_clk_ref[0] | ورودی | ساعت مرجع برای سیستم PLL. درایو در 156.25 مگاهرتز. |
| i_clk_ref[1] | ورودی | ساعت مرجع فرستنده گیرنده رانندگی کنید در
• 153.6 مگاهرتز برای نرخ خط CPRI 1.2، 2.4، 3، 4.9، 6.1 و 9.8 گیگابیت بر ثانیه. • 184.32 مگاهرتز برای نرخ خط CPRI 10.1,12.1، 24.3 و XNUMX گیگابیت بر ثانیه با و بدون RS-FEC. |
| i_rx_serial[n] | ورودی | گیرنده PHY داده سریال ورودی. |
| o_tx_serial[n] | خروجی | فرستنده و گیرنده PHY داده سریال خروجی. |
طراحی پیشینampثبت نام می کند
جدول 6. طراحی مثالampثبت نام می کند
| شماره کانال | آدرس پایه (آدرس بایت) | نوع ثبت نام |
|
0 |
0x00000000 | CPRI PHY Reconfiguration برای کانال 0 ثبت می شود |
| 0x00100000 | پیکربندی مجدد اترنت برای کانال 0 ثبت می شود | |
| 0x00200000 | پیکربندی مجدد فرستنده گیرنده برای کانال 0 ثبت می شود | |
|
1(2) |
0x01000000 | CPRI PHY Reconfiguration برای کانال 1 ثبت می شود |
| 0x01100000 | پیکربندی مجدد اترنت برای کانال 1 ثبت می شود | |
| 0x01200000 | پیکربندی مجدد فرستنده گیرنده برای کانال 1 ثبت می شود | |
|
2(2) |
0x02000000 | CPRI PHY Reconfiguration برای کانال 2 ثبت می شود |
| 0x02100000 | پیکربندی مجدد اترنت برای کانال 2 ثبت می شود | |
| 0x02200000 | پیکربندی مجدد فرستنده گیرنده برای کانال 2 ثبت می شود | |
| ادامه … | ||
| شماره کانال | آدرس پایه (آدرس بایت) | نوع ثبت نام |
|
3(2) |
0x03000000 | CPRI PHY Reconfiguration برای کانال 3 ثبت می شود |
| 0x03100000 | پیکربندی مجدد اترنت برای کانال 3 ثبت می شود | |
| 0x03200000 | پیکربندی مجدد فرستنده گیرنده برای کانال 3 ثبت می شود |
این رجیسترها در صورت عدم استفاده از کانال رزرو می شوند.
F-Tile CPRI PHY Intel FPGA IP Design Exampراهنمای کاربر بایگانی
اگر نسخه هسته IP در لیست نیست، راهنمای کاربر نسخه اصلی IP قبلی اعمال می شود.
| اینتل Quartus نسخه پرایم | نسخه هسته IP | راهنمای کاربر |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Exampراهنمای کاربر |
تاریخچه ویرایش سند برای F-Tile CPRI PHY Intel FPGA IP Design Exampراهنمای کاربر
| نسخه سند | اینتل Quartus نسخه پرایم | نسخه IP | تغییرات |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | انتشار اولیه |
شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
*اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
اسناد / منابع
 |
Intel F-Tile CPRI PHY FPGA IP Design Example [pdfراهنمای کاربر F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Exampطراحی IP |
