intel F-Tile CPRI PHY FPGA IP Design Example
Hướng dẫn bắt đầu nhanh
Lõi IP F-Tile CPRI PHY Intel® FPGA cung cấp một thử nghiệm mô phỏng và thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Khi bạn tạo thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng.
Intel cũng cung cấp một ex chỉ dành cho việc biên dịchample dự án mà bạn có thể sử dụng để nhanh chóng ước tính khu vực lõi IP và thời gian.
Lõi IP Intel FPGA của F-Tile CPRI PHY cung cấp khả năng tạo ra các thiết kế cũampcác tập tin dành cho tất cả các kết hợp được hỗ trợ của số kênh CPRI và tốc độ bit dòng CPRI. Bàn thử nghiệm và thiết kế cũample hỗ trợ nhiều tổ hợp tham số của lõi IP F-Tile CPRI PHY Intel FPGA.
Hình 1. Các bước phát triển của Design Example
Thông tin liên quan
- Hướng dẫn sử dụng F-Tile CPRI PHY Intel FPGA IP
- Để biết thông tin chi tiết về F-tile CPRI PHY IP.
- Ghi chú phát hành IP F-Tile CPRI PHY Intel FPGA
- Ghi chú phát hành IP liệt kê các thay đổi IP trong một bản phát hành cụ thể.
Yêu cầu về phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:
- Phần mềm Intel Quartus® Prime Pro Edition
- Bảng điều khiển hệ thống
- Trình mô phỏng được hỗ trợ:
- Nội dung tóm tắt* VCS*
- Tóm tắt nội dung VCS MX
- Siemens* EDA ModelSim* SE hoặc Questa*— Phiên bản Questa-Intel FPGA
Tạo thiết kế
Hình 2. Quy trình
Hình 3. Ví dụamptab Thiết kế tập tin trong Trình chỉnh sửa tham số IP
Để tạo dự án Intel Quartus Prime Pro Edition:
- Trong phiên bản Intel Quartus Prime Pro, bấm File ➤ New Project Wizard để tạo một dự án Quartus Prime mới, hoặc File ➤ Mở Project để mở một dự án Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
- Chỉ định dòng thiết bị Agilex (I-series) và chọn một thiết bị đáp ứng tất cả các yêu cầu sau:
- Ngói thu phát là gạch F
- Cấp tốc độ thu phát là -1 hoặc -2
- Cấp tốc độ lõi là -1 hoặc -2 hoặc -3
- Nhấp vào Kết thúc.
Hãy làm theo các bước sau để tạo thiết kế phần cứng F-Tile CPRI PHY Intel FPGA IP ví dụ:ample và testbench:
- Trong Danh mục IP, định vị và chọn F-Tile CPRI PHY Intel FPGA IP. Cửa sổ Biến thể IP mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu các cài đặt biến thể IP trong một file đặt tên .ip.
- Bấm OK. Trình chỉnh sửa thông số xuất hiện.
- Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
- Trên Example Thiết kế tab, bên dưới Example thiết kế Files, hãy chọn tùy chọn Mô phỏng để tạo điểm chuẩn thử nghiệm và dự án chỉ biên dịch. Chọn tùy chọn Tổng hợp để tạo ra thiết kế phần cứng cũample. Bạn phải chọn ít nhất một trong các tùy chọn Mô phỏng và Tổng hợp để tạo ra mẫu thiết kếamplà.
- Trên Example Thiết kế tab, trong Định dạng HDL được tạo, chọn Verilog HDL hoặc VHDL. Nếu chọn VHDL, bạn phải mô phỏng testbench bằng trình mô phỏng ngôn ngữ hỗn hợp. Thiết bị đang được thử nghiệm trong ex_ thư mục là một mô hình VHDL, nhưng testbench chính file là một Verilog hệ thống file.
- Nhấp vào Tạo Exampnút Thiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
- Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn thư mục hoặc tên từ các giá trị mặc định được hiển thị (cpriphy_ftile_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le (ample_dir>).
Cấu trúc thư mục
Thiết kế lõi IP F-Tile CPRI PHY Intel FPGA IP cũample file các thư mục chứa các mục được tạo sau đây files cho thiết kế cũamplà.
Hình 4. Cấu trúc thư mục của Ex được tạoample thiết kế
Bảng 1. Bàn kiểm tra File Mô tả
| File Tên | Sự miêu tả |
| Key Testbench và Mô phỏng Files | |
| <thiết kế_example_dir>/ ví dụample_testbench/basic_avl_tb_top.sv | Bàn kiểm tra cấp cao nhất file. Testbench khởi tạo trình bao bọc DUT và chạy các tác vụ Verilog HDL để tạo và chấp nhận các gói. |
| <thiết kế_example_dir>/ ví dụample_testbench/ cpriphy_ftile_wrapper.sv | Trình bao bọc DUT khởi tạo DUT và các thành phần testbench khác. |
| Tập lệnh Testbench(1) | |
| <thiết kế_example_dir>/ ví dụample_testbench/run_vsim.do | Tập lệnh Siemens EDA ModelSim SE hoặc Questa hoặc Questa-Intel FPGA Edition để chạy testbench. |
| <thiết kế_example_dir>/ ví dụample_testbench/run_vcs.sh | Kịch bản Synopsys VCS để chạy testbench. |
| <thiết kế_example_dir>/ ví dụample_testbench/run_vcsmx.sh | Tập lệnh Synopsys VCS MX (kết hợp Verilog HDL và SystemVerilog với VHDL) để chạy testbench. |
Bỏ qua mọi tập lệnh mô phỏng khác trongample_dir>/example_testbench/thư mục.
Bảng 2. Ví dụ về thiết kế phần cứngample File Mô tả
| File Tên | Mô tả |
| <thiết kế_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Dự án Intel Quartus Prime file. |
| <thiết kế_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Cài đặt dự án Intel Quartus Prime file. |
| <thiết kế_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Tóm tắt ràng buộc thiết kế fileS. Bạn có thể sao chép và sửa đổi những filedành cho thiết kế Intel Agilex™ của riêng bạn. |
| <thiết kế_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Thiết kế Verilog HDL cấp cao nhất cũample file. |
| <thiết kế_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Trình bao bọc DUT khởi tạo DUT và các thành phần testbench khác. |
| <thiết kế_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Chủ yếu file để truy cập Bảng điều khiển hệ thống. |
Mô phỏng thiết kế Examptập tin Testbench
Hình 5. Quy trình
Làm theo các bước sau để mô phỏng testbench:
- Tại dấu nhắc lệnh, thay đổi thư mục mô phỏng testbenchample_dir>/example_testbench. đĩa CD /bán tạiample_testbench
- Chạy quartus_tlg trên dự án đã tạo file: quartus_tlg cpriphy_ftile_hw
- Chạy ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình giả lập. Tham khảo bảng Các bước để mô phỏng Testbench.
- Phân tích kết quả. Testbench thành công đã nhận được năm siêu khung và hiển thị “ĐÃ ĐẠT”.
Bảng 3. Các bước mô phỏng Testbench trong Synopsys VCS* Simulator
| Trình mô phỏng | Hướng dẫn | |
| VCS | Trong dòng lệnh, gõ: | |
| sh run_vcs.sh | ||
| tiếp tục… | ||
| Trình mô phỏng | Hướng dẫn | |
| VCS MX | Trong dòng lệnh, gõ: | |
| sh run_vcsmx.sh | ||
| Phiên bản ModelSim SE hoặc Questa hoặc Questa-Intel FPGA | Trong dòng lệnh, gõ: | |
| vsim -do run_vsim.do | ||
| Nếu bạn muốn mô phỏng mà không hiển thị GUI, hãy gõ: | ||
| vsim -c -do run_vsim.do | ||
Các s sau đâyampĐầu ra tập tin minh họa quá trình chạy thử nghiệm mô phỏng thành công ở tốc độ 24.33024 Gbps với 4 kênh CPRI:
Biên dịch dự án chỉ biên dịch
Để biên dịch ex chỉ biên dịchampdự án, hãy làm theo các bước sau:
- Đảm bảo thiết kế biên dịch exampthế hệ le đã hoàn tất.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Trên menu Xử lý, bấm Bắt đầu Biên dịch.
- Sau khi biên dịch thành công, các báo cáo về thời gian và mức sử dụng tài nguyên sẽ có sẵn trong phiên bản Intel Quartus Prime Pro của bạn.
Thông tin liên quan
Luồng thiết kế dựa trên khối
Biên dịch và cấu hình Design Examptập tin trong Phần cứng
Để biên dịch thiết kế phần cứng cũampvà định cấu hình nó trên thiết bị Intel Agilex của bạn, hãy làm theo các bước sau:
- Đảm bảo thiết kế phần cứng cũampthế hệ le đã hoàn tất.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Chỉnh sửa .qsf file để gán chân dựa trên phần cứng của bạn.
- Trên menu Xử lý, bấm Bắt đầu Biên dịch.
- Sau khi biên dịch thành công, một .sof file có sẵn trongample_dir>/hardware_test_design/output_filethư mục s.
Thực hiện theo các bước sau để lập trình thiết kế phần cứngamptập tin trên thiết bị Intel Agilex:
- Kết nối Bộ phát triển toàn vẹn tín hiệu thu phát Intel Agilex I-series với máy tính chủ.
Lưu ý: Theo mặc định, bộ công cụ phát triển được lập trình sẵn với tần số xung nhịp chính xác. Bạn không cần sử dụng ứng dụng Điều khiển Đồng hồ để đặt tần số. - Trên menu Công cụ, bấm Lập trình viên.
- Trong Lập trình viên, bấm Thiết lập Phần cứng.
- Chọn thiết bị lập trình.
- Đảm bảo rằng Chế độ được đặt thành JTAG.
- Chọn thiết bị Intel Agilex và nhấp vào Thêm thiết bị. Lập trình viên hiển thị sơ đồ khối kết nối giữa các thiết bị trên bo mạch của bạn.
- Trong hàng có .sof của bạn, hãy chọn hộp cho .sof.
- Chọn hộp trong cột Chương trình / Định cấu hình.
- Nhấp vào Bắt đầu.
Thông tin liên quan
- Luồng thiết kế dựa trên khối
- Lập trình thiết bị Intel FPGA
- Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống
Thử nghiệm thiết kế phần cứng Example
Sau khi bạn biên dịch thiết kế lõi IP Intel FPGA F-Tile CPRI PHY, ví dụ:amptập tin và định cấu hình nó trên thiết bị Intel Agilex, bạn có thể sử dụng Bảng điều khiển Hệ thống để lập trình lõi IP và các thanh ghi lõi PHY IP của nó.
Để bật Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũample, hãy làm theo các bước sau:
- Sau khi thiết kế phần cứng cũample được cấu hình trên thiết bị Intel Agilex, trong phần mềm Intel Quartus Prime Pro Edition, trên menu Công cụ, nhấp vào Công cụ gỡ lỗi hệ thống ➤ Bảng điều khiển hệ thống.
- Trong ngăn Bảng điều khiển Tcl, nhập cd hwtest để thay đổi thư mục thànhample_dir>/hardware_test_design/hwtest_sl.
- Nhập source main_script.tcl để mở kết nối tới JTAG làm chủ và bắt đầu bài kiểm tra.
Thiết kế Example Mô tả
thiết kế cũamptập tin trình bày chức năng cơ bản của lõi IP F-Tile CPRI PHY Intel FPGA. Bạn có thể tạo thiết kế từ Examptab Thiết kế trong trình soạn thảo tham số IP Intel FPGA của F-Tile CPRI PHY.
Để tạo ra thiết kế cũample, trước tiên bạn phải đặt các giá trị tham số cho biến thể lõi IP mà bạn định tạo trong sản phẩm cuối cùng của mình. Bạn có thể chọn tạo thiết kế cũamptập tin có hoặc không có tính năng RS-FEC. Tính năng RS-FEC khả dụng với tốc độ bit dòng CPRI 10.1376, 12.1651 và 24.33024 Gbps.
Bảng 4. Ma trận tính năng lõi IP Intel FPGA PHY của F-Tile CPRI PHY
| Tốc độ bit dòng CPRI (Gbps) | Hỗ trợ RS-FEC | Đồng hồ tham chiếu (MHz) | Hỗ trợ độ trễ xác định |
| 1.2288 | KHÔNG | 153.6 | Đúng |
| 2.4576 | KHÔNG | 153.6 | Đúng |
| 3.072 | KHÔNG | 153.6 | Đúng |
| 4.9152 | KHÔNG | 153.6 | Đúng |
| 6.144 | KHÔNG | 153.6 | Đúng |
| 9.8304 | KHÔNG | 153.6 | Đúng |
| 10.1376 | Có và không có | 184.32 | Đúng |
| 12.1651 | Có và không có | 184.32 | Đúng |
| 24.33024 | Có và không có | 184.32 | Đúng |
Đặc trưng
- Tạo thiết kế cũamptập tin có tính năng RS-FEC
- Khả năng kiểm tra gói cơ bản bao gồm cả độ trễ chuyến đi khứ hồi
Thiết kế mô phỏng Example
Thiết kế IP F-Tile CPRI PHY Intel FPGA IP cũample tạo ra một testbench mô phỏng và mô phỏng files sẽ khởi tạo lõi IP Intel FPGA của F-Tile CPRI PHY khi bạn chọn tùy chọn Mô phỏng.
Hình 6. Sơ đồ khối cho tốc độ đường truyền 10.1316, 12.1651 và 24.33024 Gbps (có và không có RS-FEC)
Hình 7. Sơ đồ khối cho tốc độ đường truyền 1.228, 2.4576, 3.072, 4.9152, 6.144 và 9.8304 Gbps
Trong thiết kế này cũample, testbench mô phỏng cung cấp các chức năng cơ bản như khởi động và chờ khóa, truyền và nhận gói.
Chạy thử thành công hiển thị đầu ra xác nhận hành vi sau:
- Logic máy khách đặt lại lõi IP.
- Logic máy khách chờ căn chỉnh đường dữ liệu RX.
- Logic máy khách truyền siêu khung trên giao diện TX MII và đợi năm siêu khung được nhận trên giao diện RX MII. Siêu khung được truyền và nhận trên giao diện MII theo thông số kỹ thuật CPRI v7.0.
Ghi chú: Các thiết kế CPRI nhắm mục tiêu tốc độ đường truyền 1.2, 2.4, 3, 4.9, 6.1 và 9.8 Gbps sử dụng giao diện 8b/10b và các thiết kế nhắm mục tiêu 10.1, 12.1 và 24.3 Gbps (có và không có RS-FEC) sử dụng giao diện MII. Thiết kế này cũamptập tin bao gồm một bộ đếm hành trình khứ hồi để đếm độ trễ hành trình khứ hồi từ TX đến RX. - Logic máy khách đọc giá trị độ trễ khứ hồi và kiểm tra nội dung cũng như tính chính xác của dữ liệu siêu khung ở phía RX MII sau khi bộ đếm hoàn thành việc đếm độ trễ khứ hồi.
Thông tin liên quan
- Thông số CPRI
Thiết kế phần cứng cũample
Hình 8. Ví dụ về thiết kế phần cứngampsơ đồ khối le
Ghi chú
- Các thiết kế CPRI với tốc độ đường truyền CPRI 2.4/4.9/9.8 Gbps sử dụng giao diện 8b/10b và tất cả các thiết kế tốc độ đường truyền CPRI khác đều sử dụng giao diện MII.
- Các thiết kế CPRI với tốc độ đường truyền CPRI 2.4/4.9/9.8 Gbps cần xung tham chiếu bộ thu phát 153.6 MHz và tất cả các tốc độ đường truyền CPRI khác cần 184.32 MHz.
Thiết kế phần cứng lõi IP F-Tile CPRI PHY Intel FPGA IP cũample bao gồm các thành phần sau:
- Lõi IP F-Tile CPRI PHY Intel FPGA.
- Khối logic máy khách gói tạo và nhận lưu lượng.
- Quầy khứ hồi.
- IOPLL để tạo sampđồng hồ ling cho logic độ trễ xác định bên trong IP và thành phần bộ đếm hành trình khứ hồi tại testbench.
- PLL hệ thống để tạo đồng hồ hệ thống cho IP.
- Bộ giải mã địa chỉ Avalon®-MM để giải mã không gian địa chỉ cấu hình lại cho các mô-đun CPRI, Bộ thu phát và Ethernet trong quá trình truy cập cấu hình lại.
- Các nguồn và đầu dò để xác nhận việc đặt lại và giám sát đồng hồ cũng như một số bit trạng thái.
- JTAG bộ điều khiển giao tiếp với Bảng điều khiển Hệ thống. Bạn giao tiếp với logic máy khách thông qua Bảng điều khiển Hệ thống.
Tín hiệu giao diện
Bảng 5. Thiết kế Example Tín hiệu giao diện
| Tín hiệu | Phương hướng | Sự miêu tả |
| ref_clk100 MHz | Đầu vào | Đồng hồ đầu vào để truy cập CSR trên tất cả các giao diện cấu hình lại. Lái xe ở tốc độ 100 MHz. |
| i_clk_ref[0] | Đầu vào | Đồng hồ tham chiếu cho hệ thống PLL. Lái xe ở tốc độ 156.25 MHz. |
| i_clk_ref[1] | Đầu vào | Đồng hồ tham chiếu máy thu phát. Lái xe tới
• 153.6 MHz cho tốc độ đường truyền CPRI 1.2, 2.4, 3, 4.9, 6.1 và 9.8 Gbps. • 184.32 MHz cho tốc độ đường truyền CPRI 10.1,12.1 và 24.3 Gbps khi có và không có RS-FEC. |
| i_rx_serial[n] | Đầu vào | Bộ thu phát PHY đầu vào dữ liệu nối tiếp. |
| o_tx_serial[n] | Đầu ra | Bộ thu phát PHY xuất dữ liệu nối tiếp. |
Thiết kế Exampđăng ký le
Bảng 6. Thiết kế Exampđăng ký le
| Số kênh | Địa chỉ cơ sở (Địa chỉ byte) | Đăng ký Loại |
|
0 |
0x00000000 | CPRI PHY Cấu hình lại các thanh ghi cho Kênh 0 |
| 0x00100000 | Thanh ghi cấu hình lại Ethernet cho Kênh 0 | |
| 0x00200000 | Thanh ghi cấu hình lại bộ thu phát cho Kênh 0 | |
|
1(2) |
0x01000000 | CPRI PHY Cấu hình lại các thanh ghi cho Kênh 1 |
| 0x01100000 | Thanh ghi cấu hình lại Ethernet cho Kênh 1 | |
| 0x01200000 | Thanh ghi cấu hình lại bộ thu phát cho Kênh 1 | |
|
2(2) |
0x02000000 | CPRI PHY Cấu hình lại các thanh ghi cho Kênh 2 |
| 0x02100000 | Thanh ghi cấu hình lại Ethernet cho Kênh 2 | |
| 0x02200000 | Thanh ghi cấu hình lại bộ thu phát cho Kênh 2 | |
| tiếp tục… | ||
| Số kênh | Địa chỉ cơ sở (Địa chỉ byte) | Đăng ký Loại |
|
3(2) |
0x03000000 | CPRI PHY Cấu hình lại các thanh ghi cho Kênh 3 |
| 0x03100000 | Thanh ghi cấu hình lại Ethernet cho Kênh 3 | |
| 0x03200000 | Thanh ghi cấu hình lại bộ thu phát cho Kênh 3 |
Các thanh ghi này được dành riêng nếu kênh không được sử dụng.
F-Tile CPRI PHY Intel FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ
Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
| Phiên bản Intel Quartus Prime | Phiên bản IP Core | Hướng dẫn sử dụng |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Hướng dẫn sử dụng |
Lịch sử sửa đổi tài liệu cho F-Tile CPRI PHY Intel FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Phiên bản phát hành đầu tiên. |
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Tài liệu / Tài nguyên
 |
intel F-Tile CPRI PHY FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng F-Tile CPRI PHY FPGA IP Design Examptập tin PHY FPGA IP Design Examptập tin F-Tile CPRI IP Design Example, Thiết kế IP Example, Thiết kế IP |
