intel F-Tegel CPRI PHY FPGA IP Design Example
Quick Start Guide
De F-Te CPRI PHY Intel® FPGA IP-kearn leveret in simulaasjetestbank en hardware-ûntwerp eks.ample dat stipet kompilaasje en hardware testen. As jo generearje it ûntwerp example, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen.
Intel leveret ek in kompilaasje-allinich eksample projekt dat jo brûke kinne om fluch skatte IP kearngebiet en timing.
De F-Te CPRI PHY Intel FPGA IP-kearn biedt de mooglikheid fan it generearjen fan ûntwerp bglamples foar alle stipe kombinaasjes fan oantal CPRI kanalen en CPRI line bitraten. De testbank en ûntwerp example stipet tal fan parameter kombinaasjes fan de F-Tegel CPRI PHY Intel FPGA IP kearn.
figuer 1. Untwikkelingsstappen foar it ûntwerp Example
Related Information
- F-Tegel CPRI PHY Intel FPGA IP User Guide
- Foar detaillearre ynformaasje oer F-tile CPRI PHY IP.
- F-Tegel CPRI PHY Intel FPGA IP Release Notes
- De IP Release Notes list IP feroarings yn in bepaalde release.
Hardware en software easken
Om de eksample design, brûk de folgjende hardware en software:
- Intel Quartus® Prime Pro Edition software
- Systeem konsole
- Stipe simulators:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE of Questa*— Questa-Intel FPGA Edition
It generearjen fan it ûntwerp
figuer 2. Proseduere
Figuer 3. Example Design Tab yn IP Parameter Editor
Om in Intel Quartus Prime Pro Edition-projekt te meitsjen:
- Klikje yn 'e Intel Quartus Prime Pro Edition File ➤ Nije projektwizard om in nij Quartus Prime-projekt te meitsjen, of File ➤ Iepenje Project om in besteand Intel Quartus Prime-projekt te iepenjen. De wizard freget jo om in apparaat op te jaan.
- Spesifisearje de apparaatfamylje Agilex (I-searje) en selektearje in apparaat dat foldocht oan al dizze easken:
- Transceiver tegel is F-tegel
- Transceiver snelheid klasse is -1 of -2
- Core speed grade is -1 of -2 of -3
- Klik Finish.
Folgje dizze stappen om it F-Tile CPRI PHY Intel FPGA IP-hardware-ûntwerp te generearjen bglample en testbank:
- Sykje en selektearje yn 'e IP-katalogus F-Te CPRI PHY Intel FPGA IP. It finster Nije IP-fariaasje ferskynt.
- Spesifisearje in namme op it heechste nivo foar jo oanpaste IP fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip.
- Klik OK. De parameter bewurker ferskynt.
- Spesifisearje op it ljepblêd IP de parameters foar jo IP-kearnfariaasje.
- Op eksample Design tab, ûnder Example Design Files, selektearje de Simulaasje-opsje om de testbank en it projekt allinich foar kompilaasje te generearjen. Selektearje de Synthesis-opsje om it hardware-ûntwerp te generearjen bglample. Jo moatte op syn minst ien fan 'e simulaasje- en synteze-opsjes selektearje om it ûntwerp eksample.
- Op eksample Untwerp ljepper, ûnder Generated HDL Format, selektearje Verilog HDL of VHDL. As jo VHDL selektearje, moatte jo de testbank simulearje mei in mingd-taalsimulator. It apparaat ûnder test yn 'e ex_ triemtafel is in VHDL model, mar de wichtichste testbench file is in System Verilog file.
- Klikje op Generearje Example Untwerp knop. De Selektearje Example Design Directory finster ferskynt.
- As jo it ûntwerp wizigje wolle bglample mappaad of namme fan 'e werjûn standerts (cpriphy_ftile_0_example_design), blêdzje nei it nije paad en typ it nije ûntwerp bglampde map namme (ample_dir>).
Directory Struktuer
It F-Tegel CPRI PHY Intel FPGA IP-kearnûntwerp bglample file mappen befetsje de folgjende generearre files foar it ûntwerp example.
figuer 4. Directory Struktuer fan de oanmakke Example Design
tabel 1. Testbench File Beskriuwings
| File Nammen | Beskriuwing |
| Key Testbench en simulaasje Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Testbank op boppeste nivo file. De testbank instantiearret de DUT-wrapper en rint Verilog HDL-taken om pakketten te generearjen en te akseptearjen. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT-wrapper dy't DUT en oare testbench-komponinten instantiearret. |
| Testbench Scripts (1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | It Siemens EDA ModelSim SE of Questa of Questa-Intel FPGA Edition-skript om de testbank út te fieren. |
| <design_example_dir>/ example_testbench/run_vcs.sh | It Synopsys VCS-skript om de testbench út te fieren. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | It Synopsys VCS MX-skript (kombinearre Verilog HDL en SystemVerilog mei VHDL) om de testbench út te fieren. |
Negearje alle oare simulator skript yn deample_dir>/example_testbench/ folder.
Tabel 2. Hardware Design Example File Beskriuwings
| File Nammen | Beskriuwings |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Intel Quartus Prime projekt file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Prime projekt ynstelling file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys Design Constraints files. Jo kinne dizze kopiearje en wizigje files foar jo eigen Intel Agilex™-ûntwerp. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Top-nivo Verilog HDL-ûntwerp example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT-wrapper dy't DUT en oare testbench-komponinten instantiearret. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Foarnaamste file foar tagong ta Systeemkonsole. |
Simulearje it ûntwerp Exampde Testbank
figuer 5. Proseduere
Folgje dizze stappen om de testbank te simulearjen:
- By de kommando-prompt, wizigje nei de testbench-simulaasjemapample_dir>/example_testbench. cd /bglample_testbench
- Run quartus_tlg op it oanmakke projekt file: quartus_tlg cpriphy_ftile_hw
- Run ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Run it simulaasjeskript foar de stipe simulator fan jo kar. It skript kompilearret en rint de testbank yn 'e simulator. Ferwize nei de tabel Stappen om de Testbench te simulearjen.
- Analysearje de resultaten. De suksesfolle testbank krige fiif hyperframes, en toant "PASSED".
Tabel 3. Stappen om de Testbench te simulearjen yn Synopsys VCS * Simulator
| Simulator | Ynstruksjes | |
| VCS | Typ yn 'e kommandorigel: | |
| sh run_vcs.sh | ||
| fierder… | ||
| Simulator | Ynstruksjes | |
| VCS MX | Typ yn 'e kommandorigel: | |
| sh run_vcsmx.sh | ||
| ModelSim SE of Questa of Questa-Intel FPGA Edition | Typ yn 'e kommandorigel: | |
| vsim -do run_vsim.do | ||
| As jo leaver simulearje sûnder de GUI op te heljen, typ dan: | ||
| vsim -c -do run_vsim.do | ||
De folgjende sample útfier yllustrearret in suksesfolle simulaasjetest foar 24.33024 Gbps mei 4 CPRI-kanalen:
It kompilearjen fan it projekt allinich kompilaasje
Om de kompilaasje-allinich exampLe projekt, folgje dizze stappen:
- Soargje foar kompilaasjeûntwerp example generaasje is kompleet.
- Yn 'e Intel Quartus Prime Pro Edition-software iepenje it Intel Quartus Prime Pro Edition-projektample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Klikje op kompilaasje begjinne yn it ferwurkingsmenu.
- Nei suksesfolle kompilaasje binne rapporten foar timing en foar gebrûk fan boarnen beskikber yn jo Intel Quartus Prime Pro Edition-sesje.
Related Information
Block-Based Design Flows
It kompilearjen en konfigurearjen fan it ûntwerp Example yn Hardware
Om it hardware-ûntwerp te kompilearjen bglample en konfigurearje it op jo Intel Agilex-apparaat, folgje dizze stappen:
- Soargje foar hardware ûntwerp eksample generaasje is kompleet.
- Yn de Intel Quartus Prime Pro Edition-software iepenje it Intel Quartus Prime-projektample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Bewurkje de .qsf file om pinnen te tawizen basearre op jo hardware.
- Klikje op kompilaasje begjinne yn it ferwurkingsmenu.
- Nei suksesfolle kompilaasje, in .sof file is beskikber ynample_dir>/hardware_test_design/output_files triemtafel.
Folgje dizze stappen om it hardware-ûntwerp te programmearjen bglample op it Intel Agilex-apparaat:
- Ferbine Intel Agilex I-series Transceiver Signal Integrity Development Kit oan de host kompjûter.
Opmerking: De ûntwikkelingskit is standert foarprogrammearre mei de juste klokfrekwinsjes. Jo hoege de applikaasje Klokkontrôle net te brûken om de frekwinsjes yn te stellen. - Klikje op Programmer yn it menu Tools.
- Klikje yn de Programmer op Hardware Setup.
- Selektearje in programmearring apparaat.
- Soargje derfoar dat Mode is ynsteld op JTAG.
- Selektearje it Intel Agilex-apparaat en klikje op Add Device. De programmeur toant in blokdiagram fan de ferbiningen tusken de apparaten op jo boerd.
- Yn de rige mei jo .sof, kontrolearje it fakje foar de .sof.
- Selektearje it fakje yn 'e kolom Programma / Konfigurearje.
- Klik Start.
Related Information
- Block-Based Design Flows
- Programming Intel FPGA Apparaten
- Untwerpen analysearje en debuggen mei systeemkonsole
Testen fan it Hardware Design Example
Neidat jo de F-Te CPRI PHY Intel FPGA IP-kearnûntwerp kompilearje, eksample en konfigurearje it op jo Intel Agilex-apparaat, kinne jo de Systeemkonsole brûke om de IP-kearn en har PHY IP-kearnregisters te programmearjen.
Om de Systeemkonsole yn te skeakeljen en it hardware-ûntwerp te testen bglample, folgje dizze stappen:
- Nei it hardware ûntwerp example is konfigureare op it Intel Agilex-apparaat, yn 'e Intel Quartus Prime Pro Edition-software, yn it menu Tools, klikje op Systeemdebuggen-ark ➤ Systeemkonsole.
- Typ yn it Tcl-konsole-paniel cd hwtest om de map te feroarjenample_dir>/hardware_test_design/hwtest_sl.
- Typ boarne main_script.tcl om in ferbining te iepenjen mei de JTAG master en begjinne de test.
Design Example Beskriuwing
It ûntwerp eksample toant de basisfunksjonaliteit fan 'e F-Te CPRI PHY Intel FPGA IP-kearn. Jo kinne it ûntwerp generearje fan 'e Example ljepper Untwerp yn 'e F-Te CPRI PHY Intel FPGA IP parameter bewurker.
Om it ûntwerp te generearjen bglample, Jo moatte earst ynstelle de parameter wearden foar de IP kearn fariaasje jo fan doel in generearje yn jo ein produkt. Jo kinne kieze om it ûntwerp te generearjen bvample mei of sûnder de RS-FEC-funksje. De RS-FEC-funksje is beskikber mei 10.1376, 12.1651 en 24.33024 Gbps CPRI-linebitraten.
tabel 4. F-Tegel CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI-linebitrate (Gbps) | RS-FEC Support | Referinsjeklok (MHz) | Deterministyske Latency Support |
| 1.2288 | Nee | 153.6 | Ja |
| 2.4576 | Nee | 153.6 | Ja |
| 3.072 | Nee | 153.6 | Ja |
| 4.9152 | Nee | 153.6 | Ja |
| 6.144 | Nee | 153.6 | Ja |
| 9.8304 | Nee | 153.6 | Ja |
| 10.1376 | Mei en sûnder | 184.32 | Ja |
| 12.1651 | Mei en sûnder | 184.32 | Ja |
| 24.33024 | Mei en sûnder | 184.32 | Ja |
Features
- Generearje it ûntwerp bglample mei RS-FEC funksje
- Basismooglikheden foar pakketkontrôle, ynklusyf tellen fan rûnreiswachttiden
Simulaasjeûntwerp Example
It F-Tegel CPRI PHY Intel FPGA IP-ûntwerp example generearret in simulaasje testbench en simulaasje files dy't de F-Te CPRI PHY Intel FPGA IP-kearn instantiearret as jo de opsje Simulaasje selektearje.
figuer 6. Blokdiagram foar 10.1316, 12.1651 en 24.33024 Gbps (mei en sûnder RS-FEC) Line Tariven
Ofbylding 7. Blokdiagram foar 1.228, 2.4576, 3.072, 4.9152, 6.144 en 9.8304 Gbps Line Rate
Yn dit ûntwerp eksample, de simulaasje testbench jout basisfunksjonaliteit lykas opstarten en wachtsje op slot, ferstjoere en ûntfange pakketten.
De suksesfolle testrun toant útfier dy't it folgjende gedrach befêstiget:
- De kliïntlogika set de IP-kearn werom.
- De kliïntlogika wachtet op de RX-datapaad-ôfstimming.
- De kliïntlogika stjoert hyperframes oer de TX MII-ynterface en wachtet op fiif hyperframes dy't wurde ûntfongen op RX MII-ynterface. Hyperframes wurde oerdroegen en ûntfongen op MII-ynterface neffens de CPRI v7.0-spesifikaasjes.
Noat: De CPRI-ûntwerpen dy't 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps line-rate brûke, brûke 8b / 10b-ynterface en de ûntwerpen dy't 10.1, 12.1 en 24.3 Gbps (mei en sûnder RS-FEC) rjochtsje, brûke MII-ynterface. Dit ûntwerp eksample omfettet in rûnreisteller om de latency fan 'e rûnreis fan TX nei RX te tellen. - De klantlogika lêst de wearde fan 'e rûnreis-latinsje en kontrolearret de ynhâld en krektens fan' e hyperframes-gegevens oan 'e RX MII-kant ienris de teller de tellen fan' e rûnreis-latinsje foltôget.
Related Information
- CPRI Spesifikaasjes
Hardware Design Example
figuer 8. Hardware Design Example Blokdiagram
Noat
- De CPRI-ûntwerpen mei 2.4 / 4.9 / 9.8 Gbps CPRI line tariven brûke 8b / 10b ynterface en alle oare CPRI line tariven ûntwerpen brûke MII ynterface.
- De CPRI-ûntwerpen mei 2.4 / 4.9 / 9.8 Gbps CPRI-lineraten hawwe 153.6 MHz transceiver-referinsjeklok nedich en alle oare CPRI-lineraten hawwe 184.32 MHz nedich.
It F-Tegel CPRI PHY Intel FPGA IP-kearnhardware-ûntwerp bglample befettet de folgjende komponinten:
- F-Tegel CPRI PHY Intel FPGA IP kearn.
- Packet client logyske blok dat ferkear genereart en ûntfangt.
- Teller rûnom.
- IOPLL om sampling klok foar deterministyske latency logika binnen de IP, en rûnreis teller komponint by testbench.
- Systeem PLL om systeemklokken foar de IP te generearjen.
- Avalon®-MM-adresdekoder foar it dekodearjen fan rekonfiguraasjeadresromte foar CPRI-, Transceiver- en Ethernet-modules by rekonfiguraasjetagongen.
- Boarnen en probes foar it befêstigjen fan resets en it kontrolearjen fan de klokken en in pear statusbits.
- JTAG kontrôler dy't kommunisearret mei de Systeemkonsole. Jo kommunisearje mei de klantlogika fia Systeemkonsole.
Interface Sinjalen
Tabel 5. Untwerp Example Interface Sinjalen
| Sinjaal | Rjochting | Beskriuwing |
| ref_clk100MHz | Ynfier | Ynfierklok foar CSR-tagong op alle rekonfiguraasje-ynterfaces. Ryd op 100 MHz. |
| i_clk_ref[0] | Ynfier | Referinsjeklok foar System PLL. Ryd op 156.25 MHz. |
| i_clk_ref[1] | Ynfier | Transceiver referinsje klok. Ryd by
• 153.6 MHz foar CPRI line rate 1.2, 2.4, 3, 4.9, 6.1 en 9.8 Gbps. • 184.32 MHz foar CPRI line tariven 10.1,12.1, en 24.3 Gbps mei en sûnder RS-FEC. |
| i_rx_searje[n] | Ynfier | Transceiver PHY ynfier serial gegevens. |
| o_tx_serial[n] | Utfier | Transceiver PHY útfier serial gegevens. |
Design Example Registers
Tabel 6. Design Example Registers
| Channel Number | Basisadres (byteadres) | Register Type |
|
0 |
0x00000000 | CPRI PHY Rekonfiguraasje registrearret foar Channel 0 |
| 0x00100000 | Ethernet Rekonfiguraasje registers foar Channel 0 | |
| 0x00200000 | Transceiver Rekonfiguraasje registrearret foar Channel 0 | |
|
1(2) |
0x01000000 | CPRI PHY Rekonfiguraasje registrearret foar Channel 1 |
| 0x01100000 | Ethernet Rekonfiguraasje registers foar Channel 1 | |
| 0x01200000 | Transceiver Rekonfiguraasje registrearret foar Channel 1 | |
|
2(2) |
0x02000000 | CPRI PHY Rekonfiguraasje registrearret foar Channel 2 |
| 0x02100000 | Ethernet Rekonfiguraasje registers foar Channel 2 | |
| 0x02200000 | Transceiver Rekonfiguraasje registrearret foar Channel 2 | |
| fierder… | ||
| Channel Number | Basisadres (byteadres) | Register Type |
|
3(2) |
0x03000000 | CPRI PHY Rekonfiguraasje registrearret foar Channel 3 |
| 0x03100000 | Ethernet Rekonfiguraasje registers foar Channel 3 | |
| 0x03200000 | Transceiver Rekonfiguraasje registrearret foar Channel 3 |
Dizze registers binne reservearre as it kanaal net brûkt wurdt.
F-Tegel CPRI PHY Intel FPGA IP Design Example User Guide Archives
As in IP-kearnferzje net fermeld is, jildt de brûkersgids foar de foarige IP-kearnferzje.
| Intel Quartus Prime Ferzje | IP Core Ferzje | Brûkersgids |
| 21.2 | 2.0.0 | F-Tegel CPRI PHY Intel FPGA IP Design Example User Guide |
Document Revision Skiednis foar F-Tegel CPRI PHY Intel FPGA IP Design Example User Guide
| Dokumint Ferzje | Intel Quartus Prime Ferzje | IP Ferzje | Feroarings |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Inisjele release. |
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
Dokuminten / Resources
 |
intel F-Tegel CPRI PHY FPGA IP Design Example [pdf] Brûkersgids F-Tegel CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tegel CPRI IP Design Example, IP Design Example, IP Design |
