intel F-Tile CPRI PHY FPGA IP ڈیزائن Example
کوئیک اسٹارٹ گائیڈ
F-Tile CPRI PHY Intel® FPGA IP کور ایک سمولیشن ٹیسٹ بینچ اور ہارڈویئر ڈیزائن فراہم کرتا ہےample جو تالیف اور ہارڈویئر ٹیسٹنگ کی حمایت کرتا ہے۔ جب آپ ڈیزائن سابقہ تیار کرتے ہیں۔ample، پیرامیٹر ایڈیٹر خود بخود تخلیق کرتا ہے۔ fileہارڈ ویئر میں ڈیزائن کو نقل کرنے، مرتب کرنے اور جانچنے کے لیے ضروری ہے۔
انٹیل ایک تالیف صرف سابقہ بھی فراہم کرتا ہے۔ample پروجیکٹ جسے آپ IP کور ایریا اور ٹائمنگ کا تیزی سے اندازہ لگانے کے لیے استعمال کر سکتے ہیں۔
F-Tile CPRI PHY Intel FPGA IP کور ڈیزائن سابقہ پیدا کرنے کی صلاحیت فراہم کرتا ہے۔ampسی پی آر آئی چینلز کی تعداد اور سی پی آر آئی لائن بٹ ریٹ کے تمام تعاون یافتہ امتزاج کے لیے۔ ٹیسٹ بینچ اور ڈیزائن سابقample F-Tile CPRI PHY Intel FPGA IP کور کے متعدد پیرامیٹر مجموعوں کی حمایت کرتا ہے۔
شکل 1. ڈیزائن کے لیے ترقی کے مراحل Example
متعلقہ معلومات
- F-Tile CPRI PHY Intel FPGA IP صارف گائیڈ
- F-tile CPRI PHY IP پر تفصیلی معلومات کے لیے۔
- F-Tile CPRI PHY Intel FPGA IP ریلیز نوٹس
- آئی پی ریلیز نوٹس کسی خاص ریلیز میں آئی پی کی تبدیلیوں کی فہرست۔
ہارڈ ویئر اور سافٹ ویئر کی ضروریات
سابق کو جانچنے کے لیےampلی ڈیزائن، درج ذیل ہارڈ ویئر اور سافٹ ویئر استعمال کریں:
- Intel Quartus® Prime Pro Edition سافٹ ویئر
- سسٹم کنسول
- تعاون یافتہ سمیلیٹر:
- Synopsys* VCS*
- Synopsys VCS MX
- سیمنز* EDA ModelSim* SE یا Questa*— Questa-Intel FPGA ایڈیشن
ڈیزائن تیار کرنا
شکل 2۔ طریقہ کار
شکل 3. سابقampآئی پی پیرامیٹر ایڈیٹر میں ڈیزائن ٹیب
انٹیل کوارٹس پرائم پرو ایڈیشن پروجیکٹ بنانے کے لیے:
- انٹیل کوارٹس پرائم پرو ایڈیشن میں، کلک کریں۔ File ➤ نیا کوارٹس پرائم پروجیکٹ بنانے کے لیے نیا پروجیکٹ وزرڈ، یا File ➤ موجودہ انٹیل کوارٹس پرائم پروجیکٹ کو کھولنے کے لیے پروجیکٹ کھولیں۔ وزرڈ آپ کو ایک آلہ بتانے کا اشارہ کرتا ہے۔
- ڈیوائس فیملی Agilex (I-series) کی وضاحت کریں اور ایک ایسا آلہ منتخب کریں جو ان تمام ضروریات کو پورا کرتا ہو:
- ٹرانسیور ٹائل F-ٹائل ہے۔
- ٹرانسیور کی رفتار کا درجہ -1 یا -2 ہے۔
- بنیادی رفتار کا درجہ -1 یا -2 یا -3 ہے۔
- ختم پر کلک کریں۔
F-Tile CPRI PHY Intel FPGA IP ہارڈویئر ڈیزائن بنانے کے لیے ان اقدامات پر عمل کریںampلی اور ٹیسٹ بینچ:
- IP کیٹلاگ میں، تلاش کریں اور F-Tile CPRI PHY Intel FPGA IP کو منتخب کریں۔ نئی آئی پی ویری ایشن ونڈو ظاہر ہوتی ہے۔
- ایک اعلیٰ سطحی نام کی وضاحت کریں۔ آپ کے حسب ضرورت IP تغیرات کے لیے۔ پیرامیٹر ایڈیٹر IP تغیرات کی ترتیبات کو a میں محفوظ کرتا ہے۔ file نامزد .ip
- ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
- IP ٹیب پر، اپنے IP بنیادی تغیرات کے لیے پیرامیٹرز کی وضاحت کریں۔
- سابق پرampلی ڈیزائن ٹیب، سابق کے تحتampلی ڈیزائن Files، ٹیسٹ بینچ اور تالیف کے لیے صرف پروجیکٹ بنانے کے لیے سمولیشن آپشن کو منتخب کریں۔ ہارڈ ویئر ڈیزائن سابقہ بنانے کے لیے ترکیب کا اختیار منتخب کریں۔ample آپ کو کم از کم تخروپن اور ترکیب کے اختیارات میں سے ایک کا انتخاب کرنا چاہیےample
- سابق پرampلی ڈیزائن ٹیب، جنریٹڈ ایچ ڈی ایل فارمیٹ کے تحت، ویریلوگ ایچ ڈی ایل یا وی ایچ ڈی ایل کو منتخب کریں۔ اگر آپ VHDL کو منتخب کرتے ہیں، تو آپ کو مخلوط زبان کے سمیلیٹر کے ساتھ ٹیسٹ بینچ کی نقالی کرنی چاہیے۔ سابق_ میں زیر آزمائش آلہ ڈائریکٹری ایک وی ایچ ڈی ایل ماڈل ہے، لیکن مین ٹیسٹ بینچ file ایک سسٹم ویریلوگ ہے۔ file.
- جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن بٹن۔ منتخب کریں سابقampلی ڈیزائن ڈائرکٹری ونڈو ظاہر ہوتی ہے۔
- اگر آپ ڈیزائن میں ترمیم کرنا چاہتے ہیں۔ample ڈائریکٹری کا راستہ یا پہلے سے ظاہر کردہ نام سے (cpriphy_ftile_0_example_design)، نئے راستے پر براؤز کریں اور نئے ڈیزائن کو ٹائپ کریں۔ample ڈائریکٹری کا نام (ample_dir>)۔
ڈائرکٹری کا ڈھانچہ
F-Tile CPRI PHY Intel FPGA IP کور ڈیزائن سابقample file ڈائریکٹریز مندرجہ ذیل پیدا پر مشتمل ہے fileڈیزائن سابق کے لئے sample
چترا 4. پیدا شدہ سابق کی ڈائرکٹری کا ڈھانچہampلی ڈیزائن
ٹیبل 1. ٹیسٹ بینچ File تفصیل
| File نام | تفصیل |
| کلیدی ٹیسٹ بینچ اور تخروپن Files | |
| <design_example_dir>/ سابقample_testbench/basic_avl_tb_top.sv | ٹاپ لیول ٹیسٹ بینچ file. ٹیسٹ بینچ DUT ریپر کو فوری بناتا ہے اور پیکٹ بنانے اور قبول کرنے کے لیے ویریلوگ ایچ ڈی ایل ٹاسک چلاتا ہے۔ |
| <design_example_dir>/ سابقample_testbench/ cpriphy_ftile_wrapper.sv | DUT ریپر جو DUT اور دیگر ٹیسٹ بینچ اجزاء کو فوری بناتا ہے۔ |
| ٹیسٹ بینچ اسکرپٹس(1) | |
| <design_example_dir>/ سابقample_testbench/run_vsim.do | ٹیسٹ بینچ کو چلانے کے لیے سیمنز EDA ModelSim SE یا Questa یا Questa-Intel FPGA ایڈیشن اسکرپٹ۔ |
| <design_example_dir>/ سابقample_testbench/run_vcs.sh | ٹیسٹ بینچ چلانے کے لیے Synopsys VCS اسکرپٹ۔ |
| <design_example_dir>/ سابقample_testbench/run_vcsmx.sh | ٹیسٹ بینچ چلانے کے لیے Synopsys VCS MX اسکرپٹ (Verilog HDL اور SystemVerilog کو VHDL کے ساتھ ملا کر)۔ |
میں کسی دوسرے سمیلیٹر اسکرپٹ کو نظر انداز کریں۔ample_dir>/example_testbench/ فولڈر۔
جدول 2. ہارڈ ویئر ڈیزائن Example File تفصیل
| File نام | تفصیل |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | انٹیل کوارٹس پرائم پروجیکٹ file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | انٹیل کوارٹس پرائم پروجیکٹ کی ترتیب file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Synopsys ڈیزائن کی پابندیاں files آپ ان کو کاپی اور ترمیم کرسکتے ہیں۔ fileآپ کے اپنے Intel Agilex™ ڈیزائن کے لیے۔ |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | ٹاپ لیول ویریلوگ ایچ ڈی ایل ڈیزائن سابقample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT ریپر جو DUT اور دیگر ٹیسٹ بینچ اجزاء کو فوری بناتا ہے۔ |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | مین file سسٹم کنسول تک رسائی کے لیے۔ |
ڈیزائن کی تقلید سابقampلی ٹیسٹ بینچ
شکل 5۔ طریقہ کار
ٹیسٹ بینچ کی تقلید کے لیے ان اقدامات پر عمل کریں:
- کمانڈ پرامپٹ پر، ٹیسٹ بینچ سمولیشن ڈائرکٹری میں تبدیل کریں۔ample_dir>/example_testbench سی ڈی /سابقample_testbench
- تیار کردہ پروجیکٹ پر quartus_tlg چلائیں۔ file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation چلائیں: ip-setup-simulation -output-directory=./sim_script -use-relative-paths -quartus project=cpriphy_ftile_hw.qpf
- اپنی پسند کے معاون سمیلیٹر کے لیے نقلی اسکرپٹ چلائیں۔ اسکرپٹ سمیلیٹر میں ٹیسٹ بینچ کو مرتب اور چلاتا ہے۔ ٹیبل سے رجوع کریں ٹیسٹ بینچ کی تقلید کے لیے اقدامات۔
- نتائج کا تجزیہ کریں۔ کامیاب ٹیسٹ بینچ کو پانچ ہائپر فریم ملے، اور "PASSED" دکھاتا ہے۔
ٹیبل 3. Synopsys VCS* سمیلیٹر میں ٹیسٹ بینچ کی نقل کرنے کے اقدامات
| سمیلیٹر | ہدایات | |
| VCS | کمانڈ لائن میں، ٹائپ کریں: | |
| sh run_vcs.sh | ||
| جاری… | ||
| سمیلیٹر | ہدایات | |
| VCS MX | کمانڈ لائن میں، ٹائپ کریں: | |
| sh run_vcsmx.sh | ||
| ModelSim SE یا Questa یا Questa-Intel FPGA ایڈیشن | کمانڈ لائن میں، ٹائپ کریں: | |
| vsim -do run_vsim.do | ||
| اگر آپ GUI کو سامنے لائے بغیر نقل کرنا پسند کرتے ہیں تو ٹائپ کریں: | ||
| vsim -c -do run_vsim.do | ||
مندرجہ ذیل ایسample آؤٹ پٹ 24.33024 CPRI چینلز کے ساتھ 4 Gbps کے لیے ایک کامیاب سمولیشن ٹیسٹ کی وضاحت کرتا ہے:
تالیف صرف پروجیکٹ کو مرتب کرنا
صرف تالیف کو مرتب کرنے کے لیے exampلی پروجیکٹ، ان اقدامات پر عمل کریں:
- تالیف ڈیزائن کو یقینی بنائیں سابقampلی نسل مکمل ہو گئی ہے۔
- Intel Quartus Prime Pro Edition سافٹ ویئر میں، Intel Quartus Prime Pro Edition پروجیکٹ کو کھولیں۔ample_dir>/compilation_test_design/cpriphy_ftile.qpf۔
- پروسیسنگ مینو پر، تالیف شروع کریں پر کلک کریں۔
- کامیاب تالیف کے بعد، وقت اور وسائل کے استعمال کے لیے رپورٹس آپ کے Intel Quartus Prime Pro Edition سیشن میں دستیاب ہیں۔
متعلقہ معلومات
بلاک پر مبنی ڈیزائن کے بہاؤ
ڈیزائن کو مرتب کرنا اور ترتیب دینا Exampہارڈ ویئر میں le
ہارڈ ویئر ڈیزائن کو مرتب کرنے کے لیے سابقample اور اسے اپنے Intel Agilex ڈیوائس پر ترتیب دیں، ان مراحل پر عمل کریں:
- ہارڈ ویئر ڈیزائن کو یقینی بنائیںampلی نسل مکمل ہو گئی ہے۔
- Intel Quartus Prime Pro Edition سافٹ ویئر میں، Intel Quartus Prime پروجیکٹ کو کھولیں۔ample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf۔
- .qsf میں ترمیم کریں۔ file اپنے ہارڈ ویئر کی بنیاد پر پن تفویض کرنے کے لیے۔
- پروسیسنگ مینو پر، تالیف شروع کریں پر کلک کریں۔
- کامیاب تالیف کے بعد، ایک .sof file میں دستیاب ہے۔ample_dir>/hardware_test_design/output_files ڈائریکٹری.
ہارڈ ویئر ڈیزائن سابق کو پروگرام کرنے کے لیے ان اقدامات پر عمل کریں۔ampIntel Agilex ڈیوائس پر:
- Intel Agilex I-series Transceiver Signal Integrity Development Kit کو میزبان کمپیوٹر سے مربوط کریں۔
نوٹ: ڈیولپمنٹ کٹ پہلے سے طے شدہ طور پر درست گھڑی کی تعدد کے ساتھ پہلے سے تیار کی گئی ہے۔ تعدد سیٹ کرنے کے لیے آپ کو کلاک کنٹرول ایپلیکیشن استعمال کرنے کی ضرورت نہیں ہے۔ - ٹولز مینو پر، پروگرامر پر کلک کریں۔
- پروگرامر میں، ہارڈ ویئر سیٹ اپ پر کلک کریں۔
- ایک پروگرامنگ ڈیوائس منتخب کریں۔
- یقینی بنائیں کہ موڈ J پر سیٹ ہے۔TAG.
- Intel Agilex ڈیوائس کو منتخب کریں اور ڈیوائس شامل کریں پر کلک کریں۔ پروگرامر آپ کے بورڈ پر موجود آلات کے درمیان کنکشن کا ایک بلاک ڈایاگرام دکھاتا ہے۔
- اپنے .sof کے ساتھ قطار میں، .sof کے لیے باکس کو نشان زد کریں۔
- پروگرام/کنفیگر کالم میں باکس کو چیک کریں۔
- اسٹارٹ پر کلک کریں۔
متعلقہ معلومات
- بلاک پر مبنی ڈیزائن کے بہاؤ
- پروگرامنگ انٹیل ایف پی جی اے ڈیوائسز
- سسٹم کنسول کے ساتھ ڈیزائن کا تجزیہ اور ڈیبگ کرنا
ہارڈ ویئر ڈیزائن کی جانچample
F-Tile CPRI PHY Intel FPGA IP کور ڈیزائن کو مرتب کرنے کے بعدample اور اسے اپنے Intel Agilex ڈیوائس پر ترتیب دیں، آپ IP کور اور اس کے PHY IP کور رجسٹروں کو پروگرام کرنے کے لیے سسٹم کنسول کا استعمال کر سکتے ہیں۔
سسٹم کنسول کو آن کرنے اور ہارڈ ویئر ڈیزائن کی جانچ کرنے کے لیے exampلی، ان اقدامات پر عمل کریں:
- ہارڈ ویئر ڈیزائن کے بعد سابقample کو Intel Agilex ڈیوائس پر ترتیب دیا گیا ہے، Intel Quartus Prime Pro Edition سافٹ ویئر میں، Tools مینو پر، System Debugging Tools ➤ System Console پر کلک کریں۔
- Tcl کنسول پین میں، ڈائرکٹری کو تبدیل کرنے کے لیے cd hwtest ٹائپ کریں۔ample_dir>/hardware_test_design/hwtest_sl۔
- J سے کنکشن کھولنے کے لیے source main_script.tcl ٹائپ کریں۔TAG ماسٹر اور ٹیسٹ شروع کریں.
ڈیزائن سابقampلی تفصیل
ڈیزائن سابقample F-Tile CPRI PHY Intel FPGA IP کور کی بنیادی فعالیت کو ظاہر کرتا ہے۔ آپ Ex سے ڈیزائن تیار کر سکتے ہیں۔ampF-Tile CPRI PHY Intel FPGA IP پیرامیٹر ایڈیٹر میں ڈیزائن ٹیب۔
ڈیزائن سابق پیدا کرنے کے لئےampمثال کے طور پر، آپ کو پہلے آئی پی کور تغیرات کے لیے پیرامیٹر کی قدریں سیٹ کرنی ہوں گی جسے آپ اپنی آخری مصنوعات میں پیدا کرنا چاہتے ہیں۔ آپ ڈیزائن سابق پیدا کرنے کا انتخاب کر سکتے ہیں۔ampRS-FEC خصوصیت کے ساتھ یا اس کے بغیر۔ RS-FEC خصوصیت 10.1376، 12.1651 اور 24.33024 Gbps CPRI لائن بٹ ریٹ کے ساتھ دستیاب ہے۔
ٹیبل 4. F-Tile CPRI PHY Intel FPGA IP کور فیچر میٹرکس
| سی پی آر آئی لائن بٹ ریٹ (جی بی پی ایس) | RS-FEC سپورٹ | حوالہ گھڑی (MHz) | ڈیٹرمنسٹک لیٹینسی سپورٹ |
| 1.2288 | نہیں | 153.6 | جی ہاں |
| 2.4576 | نہیں | 153.6 | جی ہاں |
| 3.072 | نہیں | 153.6 | جی ہاں |
| 4.9152 | نہیں | 153.6 | جی ہاں |
| 6.144 | نہیں | 153.6 | جی ہاں |
| 9.8304 | نہیں | 153.6 | جی ہاں |
| 10.1376 | کے ساتھ اور بغیر | 184.32 | جی ہاں |
| 12.1651 | کے ساتھ اور بغیر | 184.32 | جی ہاں |
| 24.33024 | کے ساتھ اور بغیر | 184.32 | جی ہاں |
خصوصیات
- ڈیزائن سابق پیدا کریںampRS-FEC خصوصیت کے ساتھ
- راؤنڈ ٹرپ میں تاخیر کی گنتی سمیت پیکٹ کی جانچ کی بنیادی صلاحیتیں۔
تخروپن ڈیزائن Example
F-Tile CPRI PHY Intel FPGA IP ڈیزائن سابقample ایک نقلی ٹیسٹ بینچ اور تخروپن تیار کرتا ہے۔ files جو F-Tile CPRI PHY Intel FPGA IP کور کو انسٹینٹیٹ کرتا ہے جب آپ سمولیشن آپشن کو منتخب کرتے ہیں۔
شکل 6. 10.1316، 12.1651، اور 24.33024 Gbps (RS-FEC کے ساتھ اور بغیر) لائن ریٹس کے لیے بلاک ڈایاگرام
شکل 7. 1.228، 2.4576، 3.072، 4.9152، 6.144، اور 9.8304 Gbps لائن ریٹ کے لیے بلاک ڈایاگرام
اس ڈیزائن میں سابقampلی، سمولیشن ٹیسٹ بینچ بنیادی فعالیت فراہم کرتا ہے جیسے کہ سٹارٹ اپ اور پیکٹ کے لاک، ٹرانسمٹ اور وصول کا انتظار۔
کامیاب ٹیسٹ رن درج ذیل رویے کی تصدیق کرنے والی آؤٹ پٹ دکھاتا ہے:
- کلائنٹ کی منطق IP کور کو دوبارہ ترتیب دیتی ہے۔
- کلائنٹ کی منطق RX ڈیٹا پاتھ الائنمنٹ کا انتظار کرتی ہے۔
- کلائنٹ لاجک TX MII انٹرفیس پر ہائپر فریمز منتقل کرتا ہے اور RX MII انٹرفیس پر پانچ ہائپر فریمز موصول ہونے کا انتظار کرتا ہے۔ ہائپر فریم CPRI v7.0 وضاحتوں کے مطابق MII انٹرفیس پر منتقل اور موصول ہوتے ہیں۔
نوٹ: سی پی آر آئی ڈیزائن جو 1.2، 2.4، 3، 4.9، 6.1، اور 9.8 جی بی پی ایس لائن ریٹ کو 8b/10b انٹرفیس استعمال کرتے ہیں اور وہ ڈیزائن جو 10.1، 12.1 اور 24.3 جی بی پی ایس کو ہدف بناتے ہیں (RS-FEC کے ساتھ اور اس کے بغیر) MII انٹرفیس استعمال کرتے ہیں۔ یہ ڈیزائن سابقample میں TX سے RX تک راؤنڈ ٹرپ لیٹنسی شمار کرنے کے لیے ایک راؤنڈ ٹرپ کاؤنٹر شامل ہے۔ - کلائنٹ لاجک راؤنڈ ٹرپ لیٹنسی ویلیو کو پڑھتا ہے اور کاؤنٹر کے راؤنڈ ٹرپ لیٹنسی کی گنتی مکمل کرنے کے بعد RX MII سائیڈ پر موجود ہائپر فریمز ڈیٹا کے مواد اور درستگی کی جانچ کرتا ہے۔
متعلقہ معلومات
- سی پی آر آئی تفصیلات
ہارڈ ویئر ڈیزائن سابقample
شکل 8۔ ہارڈ ویئر ڈیزائن سابقampلی بلاک ڈایاگرام
نوٹ
- 2.4/4.9/9.8 Gbps CPRI لائن ریٹ کے ساتھ CPRI ڈیزائن 8b/10b انٹرفیس استعمال کرتے ہیں اور دیگر تمام CPRI لائن ریٹ ڈیزائن MII انٹرفیس استعمال کرتے ہیں۔
- 2.4/4.9/9.8 جی بی پی ایس سی پی آر آئی لائن ریٹ کے ساتھ سی پی آر آئی کے ڈیزائنوں کو 153.6 میگا ہرٹز ٹرانسیور حوالہ گھڑی کی ضرورت ہے اور دیگر تمام سی پی آر آئی لائن ریٹس کو 184.32 میگاہرٹز کی ضرورت ہے۔
F-Tile CPRI PHY Intel FPGA IP کور ہارڈ ویئر ڈیزائن سابقample میں مندرجہ ذیل اجزاء شامل ہیں:
- F-Tile CPRI PHY Intel FPGA IP کور۔
- پیکٹ کلائنٹ لاجک بلاک جو ٹریفک پیدا کرتا ہے اور وصول کرتا ہے۔
- راؤنڈ ٹرپ کاؤنٹر۔
- s پیدا کرنے کے لیے IOPLLampآئی پی کے اندر ڈیٹرمنسٹک لیٹنسی لاجک کے لیے ling کلاک، اور ٹیسٹ بینچ پر راؤنڈ ٹرپ کاؤنٹر کمپوننٹ۔
- سسٹم PLL IP کے لیے سسٹم کلاک تیار کرنے کے لیے۔
- Avalon®-MM ایڈریس ڈیکوڈر ری کنفیگریشن رسائی کے دوران CPRI، ٹرانسیور، اور ایتھرنیٹ ماڈیولز کے لیے ری کنفیگریشن ایڈریس اسپیس کو ڈی کوڈ کرنے کے لیے۔
- دوبارہ سیٹ کرنے اور گھڑیوں اور چند اسٹیٹس بٹس کی نگرانی کے لیے ذرائع اور تحقیقات۔
- JTAG کنٹرولر جو سسٹم کنسول کے ساتھ بات چیت کرتا ہے۔ آپ سسٹم کنسول کے ذریعے کلائنٹ کی منطق کے ساتھ بات چیت کرتے ہیں۔
انٹرفیس سگنلز
جدول 5. ڈیزائن Exampلی انٹرفیس سگنلز
| سگنل | سمت | تفصیل |
| ref_clk100MHz | ان پٹ | تمام ری کنفیگریشن انٹرفیس پر CSR رسائی کے لیے ان پٹ کلاک۔ 100 میگاہرٹز پر ڈرائیو کریں۔ |
| i_clk_ref[0] | ان پٹ | سسٹم PLL کے لیے حوالہ گھڑی۔ 156.25 میگاہرٹز پر ڈرائیو کریں۔ |
| i_clk_ref[1] | ان پٹ | ٹرانسیور حوالہ گھڑی۔ پر ڈرائیو کریں۔
• CPRI لائن ریٹ 153.6، 1.2، 2.4، 3، 4.9، اور 6.1 Gbps کے لیے 9.8 MHz۔ • RS-FEC کے ساتھ اور اس کے بغیر 184.32 MHz CPRI لائن کی شرح 10.1,12.1، اور 24.3 Gbps ہے۔ |
| i_rx_serial[n] | ان پٹ | ٹرانسیور PHY ان پٹ سیریل ڈیٹا۔ |
| o_tx_serial[n] | آؤٹ پٹ | ٹرانسیور PHY آؤٹ پٹ سیریل ڈیٹا۔ |
ڈیزائن سابقample رجسٹر
جدول 6. ڈیزائن Example رجسٹر
| چینل نمبر | بیس ایڈریس (بائٹ ایڈریس) | رجسٹر کی قسم |
|
0 |
0x00000000 | چینل 0 کے لیے CPRI PHY ری کنفیگریشن رجسٹر |
| 0x00100000 | چینل 0 کے لیے ایتھرنیٹ ری کنفیگریشن رجسٹر کرتا ہے۔ | |
| 0x00200000 | ٹرانسیور ری کنفیگریشن چینل 0 کے لیے رجسٹر کرتا ہے۔ | |
|
1(2) |
0x01000000 | چینل 1 کے لیے CPRI PHY ری کنفیگریشن رجسٹر |
| 0x01100000 | چینل 1 کے لیے ایتھرنیٹ ری کنفیگریشن رجسٹر کرتا ہے۔ | |
| 0x01200000 | ٹرانسیور ری کنفیگریشن چینل 1 کے لیے رجسٹر کرتا ہے۔ | |
|
2(2) |
0x02000000 | چینل 2 کے لیے CPRI PHY ری کنفیگریشن رجسٹر |
| 0x02100000 | چینل 2 کے لیے ایتھرنیٹ ری کنفیگریشن رجسٹر کرتا ہے۔ | |
| 0x02200000 | ٹرانسیور ری کنفیگریشن چینل 2 کے لیے رجسٹر کرتا ہے۔ | |
| جاری… | ||
| چینل نمبر | بیس ایڈریس (بائٹ ایڈریس) | رجسٹر کی قسم |
|
3(2) |
0x03000000 | چینل 3 کے لیے CPRI PHY ری کنفیگریشن رجسٹر |
| 0x03100000 | چینل 3 کے لیے ایتھرنیٹ ری کنفیگریشن رجسٹر کرتا ہے۔ | |
| 0x03200000 | ٹرانسیور ری کنفیگریشن چینل 3 کے لیے رجسٹر کرتا ہے۔ |
اگر چینل استعمال نہ کیا جائے تو یہ رجسٹر محفوظ ہیں۔
F-Tile CPRI PHY Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ آرکائیوز
اگر IP کور ورژن درج نہیں ہے، تو پچھلے IP کور ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔
| انٹیل کوارٹس پرائم ورژن | آئی پی کور ورژن | یوزر گائیڈ |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP ڈیزائن Exampلی یوزر گائیڈ |
دستاویز کی نظرثانی کی تاریخ برائے F-Tile CPRI PHY Intel FPGA IP Design Exampلی یوزر گائیڈ
| دستاویز کا ورژن | انٹیل کوارٹس پرائم ورژن | IP ورژن | تبدیلیاں |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | ابتدائی رہائی۔ |
انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
دستاویزات / وسائل
 |
intel F-Tile CPRI PHY FPGA IP ڈیزائن Example [پی ڈی ایف] یوزر گائیڈ F-Tile CPRI PHY FPGA IP ڈیزائن Example, PHY FPGA IP ڈیزائن Example، F-Tile CPRI IP ڈیزائن Exampلی، آئی پی ڈیزائن سابقampلی، آئی پی ڈیزائن |
