intel F-Tile CPRI PHY FPGA IP Дизајн Прample
Водич за брз почеток
Јадрото F-Tile CPRI PHY Intel® FPGA IP обезбедува симулациска тест маса и хардверски дизајн ексampшто поддржува компилација и хардверско тестирање. Кога ќе го генерирате дизајнот на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер.
Интел, исто така, обезбедува екс само за компилацијаampле проект што можете да го користите за брзо проценување на основната област на IP и времето.
F-Tile CPRI PHY Intel FPGA IP-јадрото обезбедува способност за генерирање дизајн ексamples за сите поддржани комбинации на број на канали CPRI и бит-стапки на линијата CPRI. Тестната маса и дизајнот прampподдржува бројни комбинации на параметри на F-Tile CPRI PHY Intel FPGA IP-јадрото.
Слика 1. Развојни чекори за дизајнот Прample
Поврзани информации
- Упатство за корисникот F-Tile CPRI PHY Intel FPGA IP
- За детални информации за F-плочка CPRI PHY IP.
- Забелешки за издавање на F-Tile CPRI PHY Intel FPGA IP
- Забелешките за издавање на IP ги наведуваат промените на IP во одредено издание.
Барања за хардвер и софтвер
За тестирање на ексampза дизајн, користете го следниот хардвер и софтвер:
- Софтвер Intel Quartus® Prime Pro Edition
- Системска конзола
- Поддржани симулатори:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE или Questa*— Questa-Intel FPGA Edition
Генерирање на дизајнот
Слика 2. Постапка
Слика 3. Прample Design Tab во уредувач на параметри на IP
За да креирате проект на Intel Quartus Prime Pro Edition:
- Во Intel Quartus Prime Pro Edition, кликнете File ➤ New Project Wizard за создавање нов проект Quartus Prime, или File ➤ Отворете го проектот за да отворите постоечки проект на Intel Quartus Prime. Волшебникот ве поттикнува да наведете уред.
- Наведете го семејството на уреди Agilex (серија I) и изберете уред што ги исполнува сите овие барања:
- Плочката на трансиверот е F-плочка
- Оценката за брзина на трансиверот е -1 или -2
- Оценката за брзина на јадрото е -1 или -2 или -3
- Кликнете на Заврши.
Следете ги овие чекори за да го генерирате дизајнот на хардверот F-Tile CPRI PHY Intel FPGA IP на прample и testbench:
- Во каталогот IP, лоцирајте и изберете F-Tile CPRI PHY Intel FPGA IP. Се појавува прозорецот New IP Variation.
- Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip.
- Кликнете на ОК. Се појавува уредувачот на параметри.
- На табулаторот IP, наведете ги параметрите за вашата варијација на јадрото на IP.
- На прample табот Дизајн, под Прampле Дизајн Files, изберете ја опцијата Симулација за да генерирате тест бенч и проектот само за компилација. Изберете ја опцијата Синтеза за да го генерирате дизајнот на хардверот на прampле. Мора да изберете барем една од опциите за симулација и синтеза за да го генерирате дизајнот прampле.
- На прampтабот Дизајн, под Генериран HDL формат, изберете Verilog HDL или VHDL. Ако изберете VHDL, мора да ја симулирате тест-клупата со симулатор на мешан јазик. Уредот што се тестира во екс_ директориумот е VHDL модел, но главниот тестбенч file е System Verilog file.
- Кликнете на Generate ExampКопче за дизајн. Одберете прampсе појавува прозорец Директориум за дизајн.
- Ако сакате да го измените дизајнот на прampпатека или име на директориумот од стандардните прикажани (cpriphy_ftile_0_example_design), прелистајте до новата патека и напишете го новиот дизајн прampиме на директориумот (ample_dir>).
Структура на директориумот
Дизајнот на јадрото F-Tile CPRI PHY Intel FPGA IP на прample file директориуми ги содржат следните генерирани files за дизајнот прampле.
Слика 4. Структура на директориумот на генерираниот Exampле Дизајн
Табела 1. Тест клупа File Описи
| File Имиња | Опис |
| Клучни тестбенч и симулација Files | |
| <design_example_dir>/ прample_testbench/basic_avl_tb_top.sv | Тест клупа од највисоко ниво file. Тестната клупа го инстанцира обвивката DUT и ги извршува задачите на Verilog HDL за да генерира и прифаќа пакети. |
| <design_example_dir>/ прample_testbench/ cpriphy_ftile_wrapper.sv | DUT обвивка што ги инстанцира DUT и другите компоненти на тест маса. |
| Testbench скрипти (1) | |
| <design_example_dir>/ прample_testbench/run_vsim.do | Скриптата на Siemens EDA ModelSim SE или Questa или Questa-Intel FPGA Edition за извршување на тест-бенч. |
| <design_example_dir>/ прample_testbench/run_vcs.sh | Скриптата Synopsys VCS за извршување на тест-бенч. |
| <design_example_dir>/ прample_testbench/run_vcsmx.sh | Скриптата Synopsys VCS MX (комбинирана Verilog HDL и SystemVerilog со VHDL) за извршување на тест-бенч. |
Игнорирај која било друга скрипта за симулатор воample_dir>/прample_testbench/ папка.
Табела 2. Дизајн на хардвер Прample File Описи
| File Имиња | Описи |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Проект Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Поставување на проектот Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Ограничувања за дизајн на Synopsys fileс. Можете да ги копирате и менувате овие files за вашиот сопствен дизајн Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Дизајн на Verilog HDL од највисоко ниво на прample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT обвивка што ги инстанцира DUT и другите компоненти на тест маса. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Главна file за пристап до Системската конзола. |
Симулирање на дизајнот Прample Testbench
Слика 5. Постапка
Следете ги овие чекори за да симулирате тест бенч:
- Во командната линија, сменете се во директориумот за симулација на тестбенчample_dir>/прample_testbench. cd /прample_testbench
- Стартувај quartus_tlg на генерираниот проект file: quartus_tlg cpriphy_ftile_hw
- Стартувај ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Извршете ја скриптата за симулација за поддржаниот симулатор по ваш избор. Скриптата ја компајлира и ја извршува тест-клупата во симулаторот. Погледнете ја табелата Чекори за симулирање на тест-бенч.
- Анализирајте ги резултатите. Успешната клупа за тестирање доби пет хиперрамки и прикажува „PASSED“.
Табела 3. Чекори за симулирање на тест-бенч во Synopsys VCS* Simulator
| Симулатор | Инструкции | |
| VCS | Во командната линија, напишете: | |
| sh run_vcs.sh | ||
| продолжи… | ||
| Симулатор | Инструкции | |
| VCS MX | Во командната линија, напишете: | |
| sh run_vcsmx.sh | ||
| ModelSim SE или Questa или Questa-Intel FPGA Edition | Во командната линија, напишете: | |
| vsim -do run_vsim.do | ||
| Ако сакате да симулирате без да го покренете GUI, напишете: | ||
| vsim -c -do run_vsim.do | ||
Следниве сampLe излезот илустрира успешно симулациско тестирање за 24.33024 Gbps со 4 CPRI канали:
Составување на проектот само за компилација
Да се состави само компилацијата прampво проектот, следете ги овие чекори:
- Обезбедете дизајн на компилација прampгенерацијата е завршена.
- Во софтверот Intel Quartus Prime Pro Edition, отворете го проектот Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- Во менито Обработка, кликнете Започнете со компилација.
- По успешната компилација, извештаите за времето и искористувањето на ресурсите се достапни во вашата сесија на Intel Quartus Prime Pro Edition.
Поврзани информации
Протоци на дизајн базирани на блокови
Составување и конфигурирање на дизајнот Прampле во Хардвер
Да се состави хардверскиот дизајн на прampи конфигурирајте го на вашиот уред Intel Agilex, следете ги овие чекори:
- Обезбедете хардверски дизајн на прampгенерацијата е завршена.
- Во софтверот Intel Quartus Prime Pro Edition, отворете го проектот Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Уредете го .qsf file да доделите пинови врз основа на вашиот хардвер.
- Во менито Обработка, кликнете Започнете со компилација.
- По успешната компилација, .соф file е достапен воample_dir>/hardware_test_design/output_fileдиректориумот.
Следете ги овие чекори за да го програмирате дизајнот на хардверот на прampна уредот Intel Agilex:
- Поврзете го комплетот за развој на интегритет на сигнал на транссивер од серијата Intel Agilex со компјутерот домаќин.
Забелешка: Комплетот за развој е стандардно однапред програмиран со точните фреквенции на часовникот. Не треба да ја користите апликацијата Clock Control за да ги поставите фреквенциите. - Во менито Алатки, кликнете Програмер.
- Во програмерот, кликнете Hardware Setup.
- Изберете уред за програмирање.
- Проверете дали режимот е поставен на JTAG.
- Изберете го уредот Intel Agilex и кликнете Додај уред. Програмерот прикажува блок дијаграм на врските помеѓу уредите на вашата плочка.
- Во редот со вашиот .sof, штиклирајте го полето за .sof.
- Проверете го полето во колоната Програма/Конфигурирај.
- Кликнете на Start.
Поврзани информации
- Протоци на дизајн базирани на блокови
- Програмирање на Intel FPGA уреди
- Анализирање и дебагирање дизајни со системска конзола
Тестирање на дизајнот на хардверот Прample
Откако ќе го составите дизајнот на јадрото F-Tile CPRI PHY Intel FPGA IP на прampи конфигурирајте го на вашиот уред Intel Agilex, можете да ја користите Системската конзола за да го програмирате јадрото на IP и неговите регистри на јадрото PHY IP.
За да ја вклучите Системската конзола и да го тестирате дизајнот на хардверот на прampле, следете ги овие чекори:
- По хардверскиот дизајн прampе конфигуриран на уредот Intel Agilex, во софтверот Intel Quartus Prime Pro Edition, на менито Tools, кликнете System Debugging Tools ➤ System Console.
- Во окното Tcl Console, напишете cd hwtest за да го промените директориумот воample_dir>/hardware_test_design/hwtest_sl.
- Внесете извор main_script.tcl за да отворите врска со JTAG совладете го и започнете го тестот.
Дизајн ПрampОпис
Дизајнот прampја демонстрира основната функционалност на F-Tile CPRI PHY Intel FPGA IP-јадрото. Можете да го генерирате дизајнот од Exampво картичката Дизајн во уредувачот на параметрите на F-Tile CPRI PHY Intel FPGA IP.
За генерирање на дизајнот прampLe, прво мора да ги поставите вредностите на параметрите за варијацијата на јадрото на IP што имате намера да ја генерирате во вашиот краен производ. Можете да изберете да го генерирате дизајнот прampсо или без одликата RS-FEC. Функцијата RS-FEC е достапна со 10.1376, 12.1651 и 24.33024 Gbps CPRI линиски битови.
Табела 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| Брзина на битови на линијата CPRI (Gbps) | Поддршка за RS-FEC | Референтен часовник (MHz) | Детерминистичка поддршка за латентност |
| 1.2288 | бр | 153.6 | Да |
| 2.4576 | бр | 153.6 | Да |
| 3.072 | бр | 153.6 | Да |
| 4.9152 | бр | 153.6 | Да |
| 6.144 | бр | 153.6 | Да |
| 9.8304 | бр | 153.6 | Да |
| 10.1376 | Со и Без | 184.32 | Да |
| 12.1651 | Со и Без | 184.32 | Да |
| 24.33024 | Со и Без | 184.32 | Да |
Карактеристики
- Генерирајте го дизајнот прampсо карактеристика RS-FEC
- Основни можности за проверка на пакети, вклучително и броење на латентност на кружни патувања
Симулациски дизајн Прample
F-Tile CPRI PHY Intel FPGA IP дизајн на прample генерира симулациски тестбенч и симулација fileшто го инстанцира F-Tile CPRI PHY Intel FPGA IP јадрото кога ќе ја изберете опцијата Simulation.
Слика 6. Блок дијаграм за стапки на линии 10.1316, 12.1651 и 24.33024 Gbps (со и без RS-FEC)
Слика 7. Блок дијаграм за 1.228, 2.4576, 3.072, 4.9152, 6.144 и 9.8304 Gbps на линија
Во овој дизајн прampЛе, симулацискиот тестбенч обезбедува основна функционалност како што се стартување и чекање за заклучување, пренос и примање пакети.
Успешното тестирање го прикажува излезот кој го потврдува следното однесување:
- Логиката на клиентот го ресетира IP-јадрото.
- Клиентската логика чека порамнување на патеката на податоци RX.
- Клиентската логика пренесува хиперрамки на интерфејсот TX MII и чека да се примат пет хиперрамки на интерфејсот RX MII. Хиперрамките се пренесуваат и примаат на интерфејсот MII според спецификациите CPRI v7.0.
Забелешка: Дизајнерите на CPRI кои имаат за цел 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Gbps, користат интерфејс 8b/10b, а дизајните што имаат за цел 10.1, 12.1 и 24.3 Gbps (со и без RS-FEC) користат интерфејс MII. Овој дизајн прampвклучува бројач за кружно патување за да се брои доцнењето на кружното патување од TX до RX. - Логиката на клиентот ја чита вредноста на латентноста на кружното патување и ја проверува содржината и точноста на податоците на хиперрамките на страната RX MII штом бројачот ќе го заврши броењето на доцнењето на кружното патување.
Поврзани информации
- CPRI спецификации
Дизајн на хардвер Прample
Слика 8. Дизајн на хардвер Прampле Блок дијаграм
Забелешка
- Дизајнерите на CPRI со стапки на линијата CPRI од 2.4/4.9/9.8 Gbps користат интерфејс 8b/10b, а сите други дизајни за стапки на линијата CPRI користат интерфејс MII.
- Дизајнерите на CPRI со 2.4/4.9/9.8 Gbps линија CPRI имаат потреба од референтен часовник на примопредавател од 153.6 MHz, а на сите други стапки на линијата CPRI им требаат 184.32 MHz.
Дизајн на јадрото на хардверот F-Tile CPRI PHY Intel FPGA IP на прampги вклучува следните компоненти:
- F-Tile CPRI PHY Intel FPGA IP јадро.
- Логички блок на клиентски пакет што генерира и прима сообраќај.
- Бројач за кружен пат.
- IOPLL да генерира sampЛинг часовник за детерминистичка логика на латентност во IP и компонента бројач за кружен пат на тест-клупата.
- Систем PLL за генерирање на системски часовници за IP.
- Avalon®-MM адресен декодер за декодирање на адресниот простор за реконфигурација за модулите CPRI, трансивер и етернет за време на пристапите за реконфигурација.
- Извори и сонди за потврдување на ресетирање и следење на часовниците и неколку битови за статусот.
- JTAG контролер кој комуницира со системската конзола. Вие комуницирате со логиката на клиентот преку системската конзола.
Сигнали за интерфејс
Табела 5. Дизајн ПрampСигнали за интерфејс
| Сигнал | Насока | Опис |
| ref_clk100MHz | Влез | Влезен часовник за пристап до ООП на сите интерфејси за реконфигурација. Возете на 100 MHz. |
| i_clk_ref[0] | Влез | Референтен часовник за System PLL. Возете на 156.25 MHz. |
| i_clk_ref[1] | Влез | Референтен часовник на трансиверот. Возете во
• 153.6 MHz за брзина на линијата CPRI 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Gbps. • 184.32 MHz за стапки на линии CPRI 10.1,12.1, 24.3 и XNUMX Gbps со и без RS-FEC. |
| i_rx_serial[n] | Влез | Трансиверот PHY внесува сериски податоци. |
| o_tx_serial[n] | Излез | Трансиверот PHY излегува сериски податоци. |
Дизајн Прample Регистри
Табела 6. Дизајн Прample Регистри
| Број на канал | Основна адреса (бајт адреса) | Тип на регистар |
|
0 |
0x00000000 | Регистрира за реконфигурација CPRI PHY за Канал 0 |
| 0x00100000 | Регистрира за реконфигурација на етернет за Канал 0 | |
| 0x00200000 | Регистрира реконфигурација на примопредавател за Канал 0 | |
|
1(2) |
0x01000000 | Регистрира за реконфигурација CPRI PHY за Канал 1 |
| 0x01100000 | Регистрира за реконфигурација на етернет за Канал 1 | |
| 0x01200000 | Регистрира реконфигурација на примопредавател за Канал 1 | |
|
2(2) |
0x02000000 | Регистрира за реконфигурација CPRI PHY за Канал 2 |
| 0x02100000 | Регистрира за реконфигурација на етернет за Канал 2 | |
| 0x02200000 | Регистрира реконфигурација на примопредавател за Канал 2 | |
| продолжи… | ||
| Број на канал | Основна адреса (бајт адреса) | Тип на регистар |
|
3(2) |
0x03000000 | Регистрира за реконфигурација CPRI PHY за Канал 3 |
| 0x03100000 | Регистрира за реконфигурација на етернет за Канал 3 | |
| 0x03200000 | Регистрира реконфигурација на примопредавател за Канал 3 |
Овие регистри се резервирани доколку каналот не се користи.
F-Tile CPRI PHY Intel FPGA IP Дизајн ПрampЛе Водич за корисникот Архиви
Ако не е наведена верзија на основната IP IP, се применува упатството за корисникот за претходната верзија на основната IP.
| Интел Quartus Prime верзија | IP Core верзија | Упатство за употреба |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Дизајн ПрampУпатство за употреба |
Историја на ревизии на документи за F-Tile CPRI PHY Intel FPGA IP Дизајн ПрampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Почетно ослободување. |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
Документи / ресурси
 |
intel F-Tile CPRI PHY FPGA IP Дизајн Прample [pdf] Упатство за корисникот F-плочка CPRI PHY FPGA IP Дизајн Прample, PHY FPGA IP Дизајн Прample, F-плочка CPRI IP Дизајн Прample, IP Дизајн Прample, IP Дизајн |
