intel F-Tile CPRI PHY FPGA IP Diseinua Adibample

Hasierako gida azkarra

F-Tile CPRI PHY Intel® FPGA IP nukleoak simulazio proba-bankua eta hardware diseinua eskaintzen ditu, adibidezampkonpilazioa eta hardware probak onartzen dituen le. Diseinua sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.
Intel-ek konpilazio-soilik adibide bat ere eskaintzen duampIP core eremua eta denbora azkar kalkulatzeko erabil dezakezun proiektua.
F-Tile CPRI PHY Intel FPGA IP nukleoak diseinua sortzeko gaitasuna eskaintzen du, adibidezampCPRI kanalen eta CPRI linearen bit-abiaduraren konbinazio guztietarako fitxategiak. Proba-bankua eta diseinua adibidezampF-Tile CPRI PHY Intel FPGA IP nukleoaren parametro konbinazio ugari onartzen ditu.

1. Irudia Diseinuaren garapen-urratsak Adibample

Lotutako informazioa

• F-Tile CPRI PHY Intel FPGA IP Erabiltzailearen Gida
  • F-tile CPRI PHY IPari buruzko informazio zehatza lortzeko.
• F-Tile CPRI PHY Intel FPGA IP bertsioaren oharrak
  • IP bertsioaren oharrak bertsio jakin batean IP aldaketak zerrendatzen ditu.

Hardware eta software eskakizunak

Adibampdiseinua, erabili hardware eta software hauek:

• Intel Quartus® Prime Pro Edition softwarea
• Sistemaren kontsola
• Onartutako simulagailuak:
  • Sinopsia* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE edo Questa*— Questa-Intel FPGA Edition

Diseinua sortzea

2. Irudia Prozedura

3. irudia. Adibample Diseinu fitxa IP parametroen editorean

Intel Quartus Prime Pro Edition proiektu bat sortzeko:

1. Intel Quartus Prime Pro Edition-n, egin klik File ➤ Proiektu berriaren morroia Quartus Prime proiektu berri bat sortzeko, edo File ➤ Ireki proiektua lehendik dagoen Intel Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu.
2. Zehaztu Agilex gailu familia (I seriea) eta hautatu baldintza hauek guztiak betetzen dituen gailu bat:
   • Transceiver lauza F-lauza da
   • Transceptor-aren abiadura kalifikazioa -1 edo -2 da
   • Core abiadura kalifikazioa -1 edo -2 edo -3 da
3. Sakatu Amaitu.

Jarraitu urrats hauek F-Tile CPRI PHY Intel FPGA IP hardware diseinua sortzeko, adibidezample eta testbench:

1. IP Katalogoan, kokatu eta hautatu F-Tile CPRI PHY Intel FPGA IP. IP aldaera berria leihoa agertzen da.
2. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
3. Sakatu Ados. Parametroen editorea agertzen da.
4. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
5. Adibample Diseinua fitxan, Adibample Diseinua Files, hautatu Simulazioa aukera testbench-a eta konpilaziorako soilik proiektua sortzeko. Hautatu Sintesia aukera hardwarearen diseinua sortzeko adibidezample. Diseinua sortzeko, adibidez, Simulazio eta Sintesi aukeretako bat gutxienez hautatu behar duzuample.
6. Adibample Diseinua fitxan, Generated HDL Format atalean, hautatu Verilog HDL edo VHDL. VHDL hautatzen baduzu, testbench-a hizkuntza mistoko simulagailu batekin simulatu behar duzu. Ex_n probatzen ari den gailua direktorioa VHDL eredua da, baina testbench nagusia file System Verilog bat da file.
7. Egin klik Sortu Example Diseinu botoia. Hautatu Adibample Design Directory leihoa agertzen da.
8. Diseinua aldatu nahi baduzu adibidezampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (cpriphy_ftile_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena (ample_dir>).

Direktorioaren Egitura

F-Tile CPRI PHY Intel FPGA IP core diseinua adibidezample file direktorioek sortutako hauek dituzte files diseinurako adibidezample.

4. Irudia Sortutako Ex. direktorio-egituraample Diseinua

1. taula. Proba-bankua File Deskribapenak

File Izenak	Deskribapena
Gako proba-bankua eta simulazioa Files
<design_example_dir>/ adibample_testbench/basic_avl_tb_top.sv	Maila goreneko proba-bankua file. Testbench-ek DUT bilgarria instantziatzen du eta Verilog HDL zereginak exekutatzen ditu paketeak sortzeko eta onartzeko.
<design_example_dir>/ adibample_testbench/ cpriphy_ftile_wrapper.sv	DUT bilgarria DUT eta beste testbench osagaiak instantziatzen dituena.
Testbench gidoiak (1)
<design_example_dir>/ adibample_testbench/run_vsim.do	Siemens EDA ModelSim SE edo Questa edo Questa-Intel FPGA Edition script-a testbench-a exekutatzeko.
<design_example_dir>/ adibample_testbench/run_vcs.sh	Synopsys VCS script-a testbench-a exekutatzeko.
<design_example_dir>/ adibample_testbench/run_vcsmx.sh	Synopsys VCS MX script-a (Verilog HDL eta SystemVerilog VHDL-rekin konbinatuta) testbench-a exekutatzeko.

Ez ikusi beste edozein simulagailu script-anample_dir>/example_testbench/ karpeta.

2. taula. Hardwarearen diseinua Adibample File Deskribapenak

File Izenak	Deskribapenak
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Intel Quartus Prime proiektua file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Intel Quartus Prime proiektuaren ezarpena file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Synopsys diseinuaren mugak files. Hauek kopiatu eta alda ditzakezu files zure Intel Agilex™ diseinurako.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Goi-mailako Verilog HDL diseinua adibidezample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	DUT bilgarria DUT eta beste testbench osagaiak instantziatzen dituena.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Nagusia file Sistemaren kontsolara sartzeko.

Diseinua simulatuz Adibample Testbench

5. Irudia Prozedura

Jarraitu urrats hauek proba-bankua simulatzeko:

1. Komando-gonbitan, aldatu testbench simulazio direktorioraample_dir>/example_testbench. cd /adibample_testbench
2. Exekutatu quartus_tlg sortutako proiektuan file: quartus_tlg cpriphy_ftile_hw
3. Exekutatu ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du. Ikusi Testbench simulatzeko urratsak taula.
5. Emaitzak aztertu. Proba-banku arrakastatsuak bost hiperfotograma jaso zituen, eta "GAITA" erakusten du.

3. taula. Testbench-a Synopsys VCS* Simulator-en simulatzeko urratsak

Simulagailua	Argibideak
VCS	Komando-lerroan, idatzi:
	sh run_vcs.sh
jarraitu…

Simulagailua	Argibideak
VCS MX	Komando-lerroan, idatzi:
	sh run_vcsmx.sh
ModelSim SE edo Questa edo Questa-Intel FPGA Edition	Komando-lerroan, idatzi:
	vsim -do run_vsim.do
	GUI-a agertu gabe simulatu nahi baduzu, idatzi:
	vsim -c -do run_vsim.do

Hurrengo sampirteerak 24.33024 Gbps-ren simulazio proba arrakastatsua erakusten du 4 CPRI kanalekin:

Konpilaziorako soilik proiektua osatzea

Konpilaziorako soilik adibampproiektua, jarraitu urrats hauek:

1. Ziurtatu bildumaren diseinua, adibidezample belaunaldia osatu da.
2. Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime Pro Edition proiektuaample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Prozesatzeko menuan, sakatu Hasi konpilazioa.
4. Konpilatu ondoren, denboraren eta baliabideen erabileraren txostenak eskuragarri daude zure Intel Quartus Prime Pro Edition saioan.

Lotutako informazioa
Blokeetan oinarritutako diseinu-fluxuak

Diseinua konpilatzea eta konfiguratzea Adibample Hardware-n

Hardwarearen diseinua osatzeko adibidezample eta konfigura ezazu zure Intel Agilex gailuan, jarraitu urrats hauek:

1. Ziurtatu hardwarearen diseinua adibidezample belaunaldia osatu da.
2. Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime proiektuaample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Editatu .qsf file zure hardwarean oinarritutako pinak esleitzeko.
4. Prozesatzeko menuan, sakatu Hasi konpilazioa.
5. Konpilazio arrakastatsuaren ondoren, .sof file urtean dago eskuragarriample_dir>/hardware_test_design/output_files direktorioa.

Jarraitu urrats hauek hardwarearen diseinua programatzeko, adibidezampIntel Agilex gailuan:

• Konektatu Intel Agilex I serieko Transceiver Signal Integrity Development Kit ostalari ordenagailura.
  Oharra: garapen kita lehenespenez erloju-maiztasun egokiekin aurrez programatuta dago. Ez duzu Erlojuaren Kontrola aplikazioa erabili behar maiztasunak ezartzeko.
• Tresnak menuan, sakatu Programatzailea.
• Programatzailean, egin klik Hardwarearen konfigurazioan.
• Hautatu programazio-gailu bat.
• Ziurtatu Modua J-n ezarrita dagoelaTAG.
• Hautatu Intel Agilex gailua eta egin klik Gehitu gailua. Programatzaileak zure plakako gailuen arteko konexioen bloke-diagrama bistaratzen du.
• Zure .sof-a duen errenkan, markatu .sof-aren laukia.
• Markatu Programa/Konfiguratu zutabeko laukia.
• Sakatu Hasi.

Lotutako informazioa

• Blokeetan oinarritutako diseinu-fluxuak
• Intel FPGA gailuak programatzea
• Sistemaren kontsolarekin diseinuak aztertzea eta araztea

Hardwarearen diseinua probatzen Adibample

F-Tile CPRI PHY Intel FPGA IP core diseinua konpilatu ondoren, adibidezample eta konfigura ezazu zure Intel Agilex gailuan, Sistemaren kontsola erabil dezakezu IP nukleoa eta bere PHY IP core erregistroak programatzeko.
Sistemaren kontsola aktibatzeko eta hardwarearen diseinua probatzeko, adibidezample, jarraitu urrats hauek:

1. Hardwarearen diseinuaren ondoren, adibidezampIntel Agilex gailuan konfiguratuta dago, Intel Quartus Prime Pro Edition softwarean, Tresnak menuan, sakatu Sistema arazketa tresnak ➤ Sistemaren kontsola.
2. Tcl Console panelean, idatzi cd hwtest direktoriora aldatzekoample_dir>/hardware_test_design/hwtest_sl.
3. Idatzi source main_script.tcl J-rako konexio bat irekitzekoTAG menperatu eta probari ekin.

Diseinua Adibample Deskribapena

Diseinua adibidezample F-Tile CPRI PHY Intel FPGA IP nukleoaren oinarrizko funtzionaltasuna erakusten du. Diseinua Example Diseinu fitxa F-Tile CPRI PHY Intel FPGA IP parametro editorean.
Diseinua sortzeko adibidezampLehenik eta behin, zure amaierako produktuan sortu nahi duzun IP core aldakuntzaren parametroen balioak ezarri behar dituzu. Diseinua sortzea aukeratu dezakezu adibidezample RS-FEC funtzioarekin edo gabe. RS-FEC funtzioa 10.1376, 12.1651 eta 24.33024 Gbps CPRI linearen bit-tasa erabilgarri dago.
4. taula. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI linearen bit-tasa (Gbps)	RS-FEC euskarria	Erreferentzia-erlojua (MHz)	Latentzia deterministaren euskarria
1.2288	Ez	153.6	Bai
2.4576	Ez	153.6	Bai
3.072	Ez	153.6	Bai
4.9152	Ez	153.6	Bai
6.144	Ez	153.6	Bai
9.8304	Ez	153.6	Bai
10.1376	Honekin eta gabe	184.32	Bai
12.1651	Honekin eta gabe	184.32	Bai
24.33024	Honekin eta gabe	184.32	Bai

Ezaugarriak

• Sortu diseinua adibidezample RS-FEC funtzioarekin
• Oinarrizko paketeak egiaztatzeko gaitasunak, joan-etorriko latentzia kopurua barne

Simulazio Diseinua Adibample

F-Tile CPRI PHY Intel FPGA IP diseinua adibidezample-ek simulazio proba-bankua eta simulazioa sortzen ditu fileSimulazioa aukera hautatzen duzunean F-Tile CPRI PHY Intel FPGA IP nukleoa instantziatzen duena.

6. irudia. Bloke-diagrama 10.1316, 12.1651 eta 24.33024 Gbps (RS-FEC eta gabe) linea-tasa

7. irudia. Bloke-diagrama 1.228, 2.4576, 3.072, 4.9152, 6.144 eta 9.8304 Gbps linea-tasa

Diseinu honetan adibidezampIzan ere, simulazio testbench-ek oinarrizko funtzionalitateak eskaintzen ditu, hala nola abiarazte eta paketeak blokeatzeko, transmititzeko eta jasotzeko itxaron.
Proba arrakastatsuak irteera erakusten du portaera hau berresten duena:

1. Bezeroaren logikak IP nukleoa berrezartzen du.
2. Bezeroaren logika RX datu-bidearen lerrokaduraren zain dago.
3. Bezeroaren logikak TX MII interfazean hiperfotogramak transmititzen ditu eta RX MII interfazean bost hiperfotograma jaso arte itxaroten du. Hyperframes MII interfazean transmititu eta jasotzen dira CPRI v7.0 zehaztapenen arabera.
   Oharra: 1.2, 2.4, 3, 4.9, 6.1 eta 9.8 Gbps linea-abiadura helburu duten CPRI diseinuek 8b/10b interfazea erabiltzen dute eta 10.1, 12.1 eta 24.3 Gbps helburu duten diseinuek (RS-FECrekin eta gabe) MII interfazea erabiltzen dute. Diseinu hau adibidezample TX-tik RX-ra joan-etorriko latentzia zenbatzeko joan-etorrien kontagailua dakar.
4. Bezeroaren logikak joan-etorriko latentzia-balioa irakurtzen du eta RX MII aldean dauden hiperframeen datuen edukia eta zuzentasuna egiaztatzen du kontagailuak joan-etorrien latentzia-zenbaketa osatzen duenean.

Lotutako informazioa

• CPRIren zehaztapenak

Hardwarearen diseinua Adibample

8. Irudia Hardwarearen Diseinua Adibample Bloke Diagrama

 

Oharra

1. CPRIren diseinuek 2.4/4.9/9.8 Gbps CPRI linea-tasa duten 8b/10b interfazea erabiltzen dute eta beste CPRI linea-tasa-diseinu guztiek MII interfazea erabiltzen dute.
2. CPRIren diseinuek 2.4/4.9/9.8 Gbps CPRI linea-tasa duten 153.6 MHz-eko transceptor-erreferentzia-erlojua behar dute eta beste CPRI linea-tasa guztiek 184.32 MHz behar dute.

F-Tile CPRI PHY Intel FPGA IP core hardware diseinua adibidezample-ek osagai hauek ditu:

• F-Tile CPRI PHY Intel FPGA IP nukleoa.
• Trafikoa sortzen eta jasotzen duen pakete-bezero-bloke logikoa.
• Joan-etorriko kontagailua.
• IOPLL s sortzekoampling erlojua IP barruan latentzia deterministarako logikarako, eta joan-etorriko kontagailuaren osagaia testbench-ean.
• Sistema PLL IPrako sistema-erlojuak sortzeko.
• Avalon®-MM helbide deskodetzailea CPRI, Transceiver eta Ethernet moduluen birkonfigurazio helbide-espazioa deskodetzeko, birkonfigurazio sarbideetan.
• Berrezarri eta erlojuak eta egoera-bit batzuk kontrolatzeko iturriak eta zundak.
• JTAG Sistemaren kontsolarekin komunikatzen den kontrolagailua. Sistemaren kontsolaren bidez bezeroaren logikarekin komunikatzen zara.

Interfaze Seinaleak

Taula 5. Diseinua Adibample Interfaze Seinaleak

Seinalea	Norabidea	Deskribapena
ref_clk100MHz	Sarrera	Sartu erlojua CSR atzitzeko birkonfigurazio interfaze guztietan. Gidatu 100 MHz-ra.
i_clk_ref[0]	Sarrera	Sistema PLLrako erreferentzia-erlojua. Gidatu 156.25 MHz-ra.
i_clk_ref[1]	Sarrera	Transceptor erreferentziako erlojua. Gida ezazu • 153.6 MHz CPRI linearen 1.2, 2.4, 3, 4.9, 6.1 eta 9.8 Gbps-rako. • 184.32 MHz CPRI linea-tasa 10.1,12.1, 24.3 eta XNUMX Gbps RS-FECarekin eta gabe.
i_rx_serial[n]	Sarrera	Transceiver PHY sarrera serieko datuak.
o_tx_serial[n]	Irteera	Transceiver PHY irteera serieko datuak.

Diseinua Adibample Erregistroak

Taula 6. Diseinua Adibample Erregistroak

Kanalaren zenbakia	Oinarrizko helbidea (byte helbidea)	Erregistratu mota
0	0x00000000	CPRI PHY 0 kanalerako birkonfigurazio-erregistroak
	0x00100000	Ethernet birkonfigurazio-erregistroak 0 kanalerako
	0x00200000	Transceiver Reconfiguration erregistroak 0 kanalerako
1(2)	0x01000000	CPRI PHY 1 kanalerako birkonfigurazio-erregistroak
	0x01100000	Ethernet birkonfigurazio-erregistroak 1 kanalerako
	0x01200000	Transceiver Reconfiguration erregistroak 1 kanalerako
2(2)	0x02000000	CPRI PHY 2 kanalerako birkonfigurazio-erregistroak
	0x02100000	Ethernet birkonfigurazio-erregistroak 2 kanalerako
	0x02200000	Transceiver Reconfiguration erregistroak 2 kanalerako
jarraitu…

Kanalaren zenbakia	Oinarrizko helbidea (byte helbidea)	Erregistratu mota
3(2)	0x03000000	CPRI PHY 3 kanalerako birkonfigurazio-erregistroak
	0x03100000	Ethernet birkonfigurazio-erregistroak 3 kanalerako
	0x03200000	Transceiver Reconfiguration erregistroak 3 kanalerako

Erregistro hauek erreserbatuta daude kanala erabiltzen ez bada.

F-Tile CPRI PHY Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

Intel Quartus Prime bertsioa	IP Core bertsioa	Erabiltzailearen Gida
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

F-Tile CPRI PHY dokumentuaren berrikuspen historia Intel FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.10.04	21.3	3.0.0	Simulagailu berrientzako laguntza gehitu da atalean: Hardware eta software eskakizunak. Ataleko urrats eguneratuak: Diseinua simulatuz Adibample Testbench. Atal hauek eguneratu dira lineako tarifaren informazio berriarekin: Diseinua Adibample Deskribapena Simulazio Diseinua Adibample Interfaze Seinaleak Helbidea eguneratu da atalean: Diseinua Adibample Erregistroak.
2021.06.21	21.2	2.0.0	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

Dokumentuak / Baliabideak

intel F-Tile CPRI PHY FPGA IP Diseinua Adibample [pdfErabiltzailearen gida F-Tile CPRI PHY FPGA IP Diseinua Adibample, PHY FPGA IP Diseinua Adibample, F-Tile CPRI IP Diseinua Adibample, IP Diseinua Adibample, IP Diseinua

Erreferentziak

• Erabiltzailearen eskuliburua