intel F-Tile CPRI PHY FPGA IP Design Example
Ръководство за бърз старт
F-Tile CPRI PHY Intel® FPGA IP ядрото осигурява стенд за тестване на симулация и хардуерен дизайн напр.ampфайл, който поддържа компилация и хардуерно тестване. Когато генерирате дизайна напрample, редакторът на параметри автоматично създава fileе необходимо за симулиране, компилиране и тестване на дизайна в хардуера.
Intel също предоставя ex само за компилацияample проект, който можете да използвате за бърза оценка на основната област на IP и времето.
F-Tile CPRI PHY Intel FPGA IP ядрото осигурява способността за генериране на дизайн изпр.ampфайлове за всички поддържани комбинации от брой CPRI канали и битрейт на CPRI линия. Тестовата стенда и дизайнът прample поддържа множество комбинации от параметри на ядрото F-Tile CPRI PHY Intel FPGA IP.
Фигура 1. Стъпки на разработка за дизайна Example
Свързана информация
- F-Tile CPRI PHY Ръководство за потребителя на Intel FPGA IP
- За подробна информация относно F-tile CPRI PHY IP.
- F-Tile CPRI PHY Бележки по изданието на Intel FPGA IP
- Бележките към IP изданието изброяват IP промените в конкретно издание.
Хардуерни и софтуерни изисквания
За да тествам бившияample design, използвайте следния хардуер и софтуер:
- Софтуер Intel Quartus® Prime Pro Edition
- Системна конзола
- Поддържани симулатори:
- Синопсис* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE или Questa*— Questa-Intel FPGA Edition
Генериране на дизайна
Фигура 2. Процедура
Фигура 3. Прampраздел "Дизайн" в редактора на IP параметри
За да създадете проект на Intel Quartus Prime Pro Edition:
- В Intel Quartus Prime Pro Edition щракнете File ➤ Съветник за нов проект за създаване на нов проект Quartus Prime, или File ➤ Open Project, за да отворите съществуващ проект на Intel Quartus Prime. Съветникът ви подканва да посочите устройство.
- Посочете фамилията устройства Agilex (I-серия) и изберете устройство, което отговаря на всички тези изисквания:
- Плочката на трансивъра е F-плочка
- Степента на скоростта на трансивъра е -1 или -2
- Скоростта на ядрото е -1 или -2 или -3
- Щракнете върху Готово.
Следвайте тези стъпки, за да генерирате F-Tile CPRI PHY Intel FPGA IP хардуерен дизайн напрample и тестова стенда:
- В IP каталога намерете и изберете F-Tile CPRI PHY Intel FPGA IP. Появява се прозорецът New IP Variation.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Редакторът на параметри записва настройките за вариация на IP в a file на име .ip.
- Натиснете OK. Появява се редакторът на параметрите.
- В раздела IP посочете параметрите за вашия вариант на ядрото на IP.
- На ексampраздел Дизайн, под Прample Дизайн Files, изберете опцията Симулация, за да генерирате тестовия стенд и проекта само за компилация. Изберете опцията Синтез, за да генерирате хардуерен дизайн напрampле. Трябва да изберете поне една от опциите за симулация и синтез, за да генерирате дизайна напрampле.
- На ексampраздел Дизайн, под Генериран HDL формат изберете Verilog HDL или VHDL. Ако изберете VHDL, трябва да симулирате тестовия стенд със симулатор на смесени езици. Тестваното устройство в ex_ директорията е VHDL модел, но основната тестова стенда file е System Verilog file.
- Щракнете върху Generate Example Бутон за дизайн. Изборът Example Design Directory се появява прозорец.
- Ако искате да промените дизайна напрampпът на файлова директория или име от показаните по подразбиране (cpriphy_ftile_0_example_design), прегледайте новия път и въведете новия дизайн напрampиме на файлова директория (ample_dir>).
Структура на директорията
Дизайнът на ядрото на F-Tile CPRI PHY Intel FPGA IP напрample file директории съдържат следното генерирано files за дизайна прampле.
Фигура 4. Структура на директорията на генерирания Example Дизайн
Таблица 1. Тестова стенда File Описания
| File имена | Описание |
| Ключов тестов стенд и симулация Files | |
| <design_example_dir>/ прample_testbench/basic_avl_tb_top.sv | Тестова стенда от най-високо ниво file. Testbench инстанцира обвивката на DUT и изпълнява Verilog HDL задачи за генериране и приемане на пакети. |
| <design_example_dir>/ прample_testbench/ cpriphy_ftile_wrapper.sv | DUT обвивка, която инстанцира DUT и други тестови компоненти. |
| Скриптове на Testbench (1) | |
| <design_example_dir>/ прample_testbench/run_vsim.do | Скриптът Siemens EDA ModelSim SE или Questa или Questa-Intel FPGA Edition за стартиране на тестовия стенд. |
| <design_example_dir>/ прample_testbench/run_vcs.sh | Скриптът Synopsys VCS за стартиране на тестовия стенд. |
| <design_example_dir>/ прample_testbench/run_vcsmx.sh | Скриптът Synopsys VCS MX (комбиниран Verilog HDL и SystemVerilog с VHDL) за стартиране на тестовия стенд. |
Игнорирайте всеки друг скрипт на симулатор вample_dir>/прampпапка le_testbench/.
Таблица 2. Хардуерен дизайн Прample File Описания
| File имена | Описания |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Проект Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Настройка на проекта Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Ограничения на дизайна на Synopsys fileс. Можете да ги копирате и променяте files за вашия собствен дизайн Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Verilog HDL дизайн от най-високо ниво напрample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT обвивка, която инстанцира DUT и други тестови компоненти. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Основен file за достъп до системната конзола. |
Симулиране на дизайна Прample Testbench
Фигура 5. Процедура
Следвайте тези стъпки, за да симулирате тестовия стенд:
- В командния ред преминете към директорията за симулация на testbenchample_dir>/прample_testbench. cd /прample_testbench
- Стартирайте quartus_tlg на генерирания проект file: quartus_tlg cpriphy_ftile_hw
- Стартирайте ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Стартирайте скрипта за симулация за поддържания симулатор по ваш избор. Скриптът компилира и изпълнява тестовия стенд в симулатора. Обърнете се към таблицата Стъпки за симулиране на тестовия стенд.
- Анализирайте резултатите. Успешният тестов стенд получи пет хиперкадъра и показва „PASSED“.
Таблица 3. Стъпки за симулиране на тестовия стенд в симулатора Synopsys VCS*
| Симулатор | Инструкции | |
| VCS | В командния ред въведете: | |
| sh run_vcs.sh | ||
| продължи… | ||
| Симулатор | Инструкции | |
| VCS MX | В командния ред въведете: | |
| sh run_vcsmx.sh | ||
| ModelSim SE или Questa или Questa-Intel FPGA Edition | В командния ред въведете: | |
| vsim -do run_vsim.do | ||
| Ако предпочитате да симулирате, без да отваряте GUI, въведете: | ||
| vsim -c -do run_vsim.do | ||
Следните sampИзходът от файл илюстрира успешен тест за симулация за 24.33024 Gbps с 4 CPRI канала:
Компилиране на проекта само за компилация
За компилиране на компилацията само example project, изпълнете следните стъпки:
- Осигурете дизайн на компилация напрample генерирането е завършено.
- В софтуера Intel Quartus Prime Pro Edition отворете проекта Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- В менюто Обработка щракнете върху Стартиране на компилация.
- След успешна компилация, отчетите за времето и за използването на ресурсите са налични във вашата сесия Intel Quartus Prime Pro Edition.
Свързана информация
Потоци на проектиране, базирани на блокове
Компилиране и конфигуриране на дизайна Прampв Хардуер
За компилиране на хардуерния дизайн напрample и го конфигурирайте на вашето устройство Intel Agilex, изпълнете следните стъпки:
- Осигурете хардуерен дизайн напрample генерирането е завършено.
- В софтуера Intel Quartus Prime Pro Edition отворете проекта Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Редактирайте .qsf file за присвояване на щифтове въз основа на вашия хардуер.
- В менюто Обработка щракнете върху Стартиране на компилация.
- След успешна компилация, .sof file се предлага вample_dir>/hardware_test_design/output_files директория.
Следвайте тези стъпки, за да програмирате хардуерния дизайн напрampфайл на устройството Intel Agilex:
- Свържете Intel Agilex I-series Transceiver Signal Integrity Development Kit към хост компютъра.
Забележка: Комплектът за разработка е предварително програмиран с правилните тактови честоти по подразбиране. Не е необходимо да използвате приложението Clock Control, за да зададете честотите. - В менюто Инструменти щракнете върху Програмист.
- В програмиста щракнете върху Настройка на хардуера.
- Изберете устройство за програмиране.
- Уверете се, че режимът е зададен на JTAG.
- Изберете устройството Intel Agilex и щракнете върху Добавяне на устройство. Програматорът показва блокова диаграма на връзките между устройствата на вашата платка.
- В реда с вашия .sof поставете отметка в квадратчето за .sof.
- Поставете отметка в квадратчето в колоната Програмиране/Конфигуриране.
- Щракнете върху Старт.
Свързана информация
- Потоци на проектиране, базирани на блокове
- Програмиране на Intel FPGA устройства
- Анализиране и отстраняване на грешки в проекти със системна конзола
Тестване на хардуерния дизайн Прample
След като компилирате дизайна на ядрото на F-Tile CPRI PHY Intel FPGA IP напрampи да го конфигурирате на вашето устройство Intel Agilex, можете да използвате системната конзола, за да програмирате IP ядрото и неговите PHY IP основни регистри.
За да включите системната конзола и да тествате хардуерния дизайн, напрample, изпълнете следните стъпки:
- След хардуерния дизайн напрample е конфигуриран на устройството Intel Agilex, в софтуера Intel Quartus Prime Pro Edition, в менюто Инструменти щракнете върху Инструменти за отстраняване на грешки в системата ➤ Системна конзола.
- В панела Tcl Console въведете cd hwtest, за да промените директориятаample_dir>/hardware_test_design/hwtest_sl.
- Въведете източник main_script.tcl, за да отворите връзка към JTAG овладейте и започнете теста.
Дизайн Прample Описание
Дизайнът прample демонстрира основната функционалност на ядрото F-Tile CPRI PHY Intel FPGA IP. Можете да генерирате дизайна от Example Раздел Design в редактора на F-Tile CPRI PHY Intel FPGA IP параметри.
За генериране на дизайна напрample, първо трябва да зададете стойностите на параметрите за варианта на IP ядрото, който възнамерявате да генерирате във вашия краен продукт. Можете да изберете да генерирате дизайна напрample със или без функцията RS-FEC. Функцията RS-FEC е налична с 10.1376, 12.1651 и 24.33024 Gbps CPRI битрейт на линията.
Таблица 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix
| CPRI битрейт на линия (Gbps) | Поддръжка на RS-FEC | Референтен часовник (MHz) | Поддръжка на детерминирана латентност |
| 1.2288 | не | 153.6 | да |
| 2.4576 | не | 153.6 | да |
| 3.072 | не | 153.6 | да |
| 4.9152 | не | 153.6 | да |
| 6.144 | не | 153.6 | да |
| 9.8304 | не | 153.6 | да |
| 10.1376 | Със и Без | 184.32 | да |
| 12.1651 | Със и Без | 184.32 | да |
| 24.33024 | Със и Без | 184.32 | да |
Характеристики
- Генерирайте дизайна напрample с RS-FEC функция
- Основни възможности за проверка на пакети, включително броене на латентността на двупосочното пътуване
Симулационен дизайн Прample
F-Tile CPRI PHY Intel FPGA IP дизайн прample генерира тестова стенда за симулация и симулация files, който инстанцира ядрото F-Tile CPRI PHY Intel FPGA IP, когато изберете опцията Симулация.
Фигура 6. Блокова диаграма за линейни скорости 10.1316, 12.1651 и 24.33024 Gbps (със и без RS-FEC)
Фигура 7. Блокова диаграма за линейна скорост 1.228, 2.4576, 3.072, 4.9152, 6.144 и 9.8304 Gbps
В този дизайн прample, стендът за тестване на симулация осигурява основна функционалност като стартиране и изчакване за заключване, предаване и получаване на пакети.
Успешното тестово изпълнение показва резултат, потвърждаващ следното поведение:
- Клиентската логика нулира IP ядрото.
- Логиката на клиента изчаква подравняването на пътя на данните на RX.
- Логиката на клиента предава хиперкадри по интерфейса TX MII и чака пет хиперкадъра да бъдат получени по интерфейса RX MII. Хиперфреймовете се предават и получават на MII интерфейс съгласно спецификациите на CPRI v7.0.
Забележка: Проектите на CPRI, които са насочени към 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Gbps скорост на линията, използват интерфейс 8b/10b, а проектите, които са насочени към 10.1, 12.1 и 24.3 Gbps (със и без RS-FEC), използват интерфейс MII. Този дизайн прample включва двупосочен брояч за отчитане на закъснението при двупосочно пътуване от TX към RX. - Логиката на клиента чете стойността на латентността на двупосочното пътуване и проверява за съдържанието и коректността на данните за хиперкадрите от страната на RX MII, след като броячът завърши броенето на латентността на двупосочното пътуване.
Свързана информация
- Спецификации на CPRI
Хардуерен дизайн Прample
Фигура 8. Хардуерен дизайн Прampблокова диаграма
Забележка
- Проектите на CPRI с 2.4/4.9/9.8 Gbps CPRI скорости на линиите използват интерфейс 8b/10b, а всички останали дизайни на линиите на CPRI използват MII интерфейс.
- Проектите на CPRI с 2.4/4.9/9.8 Gbps CPRI линейни скорости се нуждаят от 153.6 MHz референтен часовник на трансивъра, а всички други CPRI линейни скорости се нуждаят от 184.32 MHz.
Основният хардуерен дизайн на F-Tile CPRI PHY Intel FPGA IP напрampфайл включва следните компоненти:
- F-Tile CPRI PHY Intel FPGA IP ядро.
- Пакет клиентски логически блок, който генерира и получава трафик.
- Брояч за отиване и връщане.
- IOPLL за генериране на sampчасовник ling за детерминирана логика на латентност вътре в IP и компонент за двупосочен брояч в тестовата стенда.
- Системен PLL за генериране на системни часовници за IP.
- Avalon®-MM адресен декодер за декодиране на преконфигурирано адресно пространство за CPRI, трансивър и Ethernet модули по време на достъпи за преконфигуриране.
- Източници и сонди за нулиране и наблюдение на часовниците и няколко бита за състояние.
- JTAG контролер, който комуникира със системната конзола. Вие комуникирате с логиката на клиента чрез системната конзола.
Интерфейсни сигнали
Таблица 5. Дизайн Прample интерфейсни сигнали
| Сигнал | Посока | Описание |
| ref_clk100MHz | Вход | Входен часовник за CSR достъп на всички интерфейси за преконфигуриране. Карайте на 100 MHz. |
| i_clk_ref[0] | Вход | Референтен часовник за System PLL. Задвижване на 156.25 MHz. |
| i_clk_ref[1] | Вход | Референтен часовник на трансивъра. Карайте при
• 153.6 MHz за CPRI скорост на линията 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Gbps. • 184.32 MHz за CPRI скорост на линията 10.1,12.1 и 24.3 Gbps със и без RS-FEC. |
| i_rx_serial[n] | Вход | Трансивърът PHY въвежда серийни данни. |
| o_tx_serial[n] | Изход | PHY извежда серийни данни на трансивъра. |
Дизайн Прample Регистри
Таблица 6. Дизайн Прample Регистри
| Номер на канал | Базов адрес (адрес в байт) | Тип регистър |
|
0 |
0x00000000 | Регистри за преконфигуриране на CPRI PHY за канал 0 |
| 0x00100000 | Регистри за преконфигуриране на Ethernet за канал 0 | |
| 0x00200000 | Регистри за преконфигуриране на трансивъра за канал 0 | |
|
1(2) |
0x01000000 | Регистри за преконфигуриране на CPRI PHY за канал 1 |
| 0x01100000 | Регистри за преконфигуриране на Ethernet за канал 1 | |
| 0x01200000 | Регистри за преконфигуриране на трансивъра за канал 1 | |
|
2(2) |
0x02000000 | Регистри за преконфигуриране на CPRI PHY за канал 2 |
| 0x02100000 | Регистри за преконфигуриране на Ethernet за канал 2 | |
| 0x02200000 | Регистри за преконфигуриране на трансивъра за канал 2 | |
| продължи… | ||
| Номер на канал | Базов адрес (адрес в байт) | Тип регистър |
|
3(2) |
0x03000000 | Регистри за преконфигуриране на CPRI PHY за канал 3 |
| 0x03100000 | Регистри за преконфигуриране на Ethernet за канал 3 | |
| 0x03200000 | Регистри за преконфигуриране на трансивъра за канал 3 |
Тези регистри са запазени, ако каналът не се използва.
F-Tile CPRI PHY Intel FPGA IP Design Example Архиви на ръководството за потребителя
Ако версия на IP ядро не е посочена, се прилага ръководството за потребителя за предишната версия на IP ядро.
| Intel Quartus Prime версия | Версия IP Core | Ръководство за потребителя |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Ръководство за потребителя |
История на ревизиите на документа за F-Tile CPRI PHY Intel FPGA IP Design Example Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
Документи / Ресурси
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Ръководство за потребителя F-Tile CPRI PHY FPGA IP дизайн Прample, PHY FPGA IP дизайн Прample, F-Tile CPRI IP Design Example, IP дизайн Прample, IP дизайн |
