Hevitra ato Anatiny afeno ny
1 intel F-Tile CPRI PHY FPGA IP Design Example
2 Torolalana fanombohana haingana
2.1 Fitakiana Hardware sy Software
2.2 Mamorona ny Design
2.3 Rafitra lahatahiry
2.4 Manahaka ny Design Exampny Testbench
2.5 Manangona ny Tetikasa Compilation Ihany
2.6 Manangona sy manamboatra ny Design Exampao amin'ny Hardware
2.7 Fitsapana ny Hardware Design Example
3 Design Example Description
3.1 Toetoetra
3.2 Famolavolana simulation Example
3.3 Hardware Design Example
3.4 Interface Signals
3.5 Design Example Registers
4 F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives
5 Tantara Fanavaozana antontan-taratasy momba ny F-Tile CPRI PHY Intel FPGA IP Design Example User Guide
6 Documents / Loharano
6.1 References
7 Lahatsoratra mifandraika

intel logo

intel F-Tile CPRI PHY FPGA IP Design Example

intel F-Tile CPRI PHY FPGA IP Design Exampny vokatra

Torolalana fanombohana haingana

Ny F-Tile CPRI PHY Intel® FPGA IP fototra dia manome testbench simulation sy famolavolana fitaovana example izay manohana compilation sy hardware fitiliana. Rehefa mamorona ny drafitra example, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware.
Intel ihany koa dia manome compilation-only exampNy tetikasa azonao ampiasaina hanombantombanana haingana ny faritra sy ny fotoan'ny IP.
Ny F-Tile CPRI PHY Intel FPGA IP core dia manome ny fahafaha-mamokatra endrika examples ho an'ny fitambarana tohana rehetra amin'ny isan'ny fantsona CPRI sy ny taham-bitan'ny tsipika CPRI. Ny testbench sy ny design exampManohana fitambarana paramètre maro an'ny F-Tile CPRI PHY Intel FPGA IP core.

Sary 1. Dingana fampandrosoana ho an'ny famolavolana Example

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 1

Fampahafantarana mifandraika

  • F-Tile CPRI PHY Intel FPGA IP User Guide
    • Raha mila fanazavana amin'ny antsipiriany momba ny F-tile CPRI PHY IP.
  • F-Tile CPRI PHY Intel FPGA IP Release Notes
    • Ny lisitry ny IP Release Notes dia miova IP amin'ny famoahana manokana.
Fitakiana Hardware sy Software

Mba hitsapana ny example design, ampiasao ireto fitaovana sy rindrambaiko manaraka ireto:

  • Lozisialy Intel Quartus® Prime Pro Edition
  • System console
  • Simulators tohana:
    • Synopsy* VCS*
    • Synopsys VCS MX
    • Siemens* EDA ModelSim* SE na Questa*— Questa-Intel FPGA Edition
Mamorona ny Design

Sary 2. Fomba fiasa

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 2Sary 3. Eksampny Design Tab ao amin'ny IP Parameter Editor

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 3

Mba hamoronana tetikasa Intel Quartus Prime Pro Edition:

  1. Ao amin'ny Intel Quartus Prime Pro Edition, tsindrio File ➤ New Project Wizard hamorona tetikasa Quartus Prime vaovao, na File ➤ Open Project hanokafana tetikasa Intel Quartus Prime efa misy. Manosika anao hamaritra fitaovana iray ny mpamosavy.
  2. Lazao ny fianakaviamben'ny fitaovana Agilex (I-series) ary mifidiana fitaovana mahafeno ireto fepetra rehetra ireto:
    • Ny takelaka transceiver dia F-tile
    • Ny haavon'ny hafainganam-pandehan'ny transceiver dia -1 na -2
    • Ny haavon'ny hafainganam-pandeha fototra dia -1 na -2 na -3
  3. Tsindrio Finish.

Araho ireto dingana ireto mba hamoronana ny F-Tile CPRI PHY Intel FPGA IP hardware design example sy testbench:

  1. Ao amin'ny Catalog IP, tadiavo ary safidio ny F-Tile CPRI PHY Intel FPGA IP. Mipoitra ny fikandrana New IP Variation.
  2. Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip.
  3. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
  4. Ao amin'ny tabilao IP, mariho ny mari-pamantarana ho an'ny fiovaovana fototra IP anao.
  5. Ao amin'ny Example Design tab, eo ambanin'ny Example Design Files, safidio ny safidy Simulation hamoronana ny testbench sy ny tetikasa fanangonana fotsiny. Safidio ny safidy Synthesis hamoronana ny famolavolana fitaovana example. Tsy maintsy misafidy farafaharatsiny iray amin'ireo safidy Simulation sy Synthesis ianao mba hamoronana ny endrika example.
  6. Ao amin'ny ExampNy tabilao Design, eo ambanin'ny Format HDL Generated, safidio ny Verilog HDL na VHDL. Raha misafidy VHDL ianao, dia tsy maintsy maka tahaka ny testbench amin'ny simulator amin'ny fiteny mifangaro. Ny fitaovana andrana amin'ny ex_ lahatahiry dia modely VHDL, fa ny tena testbench file dia System Verilog file.
  7. Tsindrio ny Generate Exampny bokotra Design. Ny Select ExampMiseho ny varavarankely Design Directory.
  8. Raha te hanova ny endrika exampny lalan'ny lahatahiry na anarana avy amin'ny default naseho (cpriphy_ftile_0_example_design), mijery ny lalana vaovao ary soraty ny endrika vaovao exampny anaran'ny lahatahiry (ample_dir>).
Rafitra lahatahiry

Ny F-Tile CPRI PHY Intel FPGA IP core design example file ny lahatahiry dia ahitana ireto vokatra manaraka ireto files ho an'ny famolavolana example.

Sary 4. Firafitry ny lahatahiry an'ny Ex Generatedample Design

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 4

Tabilao 1. Testbench File Famaritana

File anarana Description
Key Testbench sy Simulation Files
<design_example_dir>/ example_testbench/basic_avl_tb_top.sv Top-level testbench file. Ny testbench dia mametraka ny fonosana DUT ary mampandeha ny asa Verilog HDL mba hamoronana sy hanaiky ny fonosana.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv Fonosana DUT izay mamoaka ny DUT sy ireo singa testbench hafa.
Testbench Scripts (1)
<design_example_dir>/ example_testbench/run_vsim.do Ny script Siemens EDA ModelSim SE na Questa na Questa-Intel FPGA Edition hampandehanana ny testbench.
<design_example_dir>/ example_testbench/run_vcs.sh Ny script Synopsys VCS hampandehanana ny testbench.
<design_example_dir>/ example_testbench/run_vcsmx.sh Ny script Synopsys VCS MX (mitambatra Verilog HDL sy SystemVerilog miaraka amin'ny VHDL) hampandehanana ny testbench.

Aza miraharaha izay script simulator hafa ao amin'nyample_dir>/example_testbench/ folder.

Tabilao 2. Famolavolana Hardware Example File Famaritana

File anarana Famaritana
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf Tetikasa Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf Fametrahana tetikasa Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc Synopsys Design Constraints files. Azonao atao ny mandika sy manova ireo fileho an'ny famolavolana Intel Agilex™ anao manokana.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v Famolavolana Verilog HDL ambony indrindra example file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv Fonosana DUT izay mamoaka ny DUT sy ireo singa testbench hafa.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl Main file mba hidirana amin'ny System Console.
Manahaka ny Design Exampny Testbench

Sary 5. Fomba fiasa

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 5

Araho ireto dingana ireto mba hanaovana simulate ny testbench:

  1. Ao amin'ny baikon'ny baiko, miova amin'ny lahatahiry simulation testbenchample_dir>/example_testbench. cd /example_testbench
  2. Ampandehano ny quartus_tlg amin'ny tetikasa novokarina file: quartus_tlg cpriphy_ftile_hw
  3. Manaova ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
  4. Alefaso ny script simulation ho an'ny simulator tohanana tianao. Ny script dia manangona sy mitantana ny testbench ao amin'ny simulator. Jereo ny tabilao Dingana amin'ny fanaovana simulate ny Testbench.
  5. Diniho ny vokatra. Ny testbench nahomby dia nahazo hyperframes dimy, ary mampiseho "LALANA".

Tabilao 3. Dingana hametahana ny Testbench ao amin'ny Synopsys VCS* Simulator

Simulator torolalana
VCS Ao amin'ny andalana baiko, soraty:
sh run_vcs.sh  
nitohy…
Simulator torolalana
VCS MX Ao amin'ny andalana baiko, soraty:
sh run_vcsmx.sh  
ModelSim SE na Questa na Questa-Intel FPGA Edition Ao amin'ny andalana baiko, soraty:
vsim -do run_vsim.do  
Raha tianao ny manao simulate nefa tsy mampiakatra ny GUI dia soraty:
vsim -c -do run_vsim.do  

Ireto manaraka ireto sampNy vokatra dia mampiseho ny fitsapana simulation mahomby amin'ny 24.33024 Gbps miaraka amin'ny fantsona CPRI 4:

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 9 intel F-Tile CPRI PHY FPGA IP Design Exampny fig 10 intel F-Tile CPRI PHY FPGA IP Design Exampny fig 11

Manangona ny Tetikasa Compilation Ihany

Mba hanangonana ny compilation-only example project, araho ireto dingana ireto:

  1. Miantoka ny famolavolana fanangonana exampvita le generation.
  2. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, sokafy ny tetikasa Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
  3. Ao amin'ny menio Processing, tsindrio Start Compilation.
  4. Aorian'ny fanangonana mahomby dia azo jerena ao amin'ny fivoriana Intel Quartus Prime Pro Edition ny tatitra momba ny fotoana sy ny fampiasana loharano.

Fampahafantarana mifandraika
Famolavolana mikoriana amin'ny sakana

Manangona sy manamboatra ny Design Exampao amin'ny Hardware

Mba hanangonana ny famolavolana hardware exampary ampifanaraho amin'ny fitaovana Intel Agilex anao, araho ireto dingana ireto:

  1. Ataovy azo antoka ny famolavolana fitaovana exampvita le generation.
  2. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, sokafy ny tetikasa Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
  3. Ahitsio ny .qsf file hanendry pin mifototra amin'ny fitaovanao.
  4. Ao amin'ny menio Processing, tsindrio Start Compilation.
  5. Rehefa vita ny fanangonana, a .sof file dia misy ao amin'nyample_dir>/hardware_test_design/output_files lahatahiry.

Araho ireto dingana ireto mba hanomanana ny famolavolana fitaovana exampamin'ny fitaovana Intel Agilex:

  • Ampifandraiso amin'ny solosaina mpampiantrano ny Intel Agilex I-series Transceiver Signal Integrity Development Kit.
    Fanamarihana: Ny kitapom-pampandrosoana dia efa nomanina mialoha miaraka amin'ny fahitan'ny famantaranandro marina amin'ny alàlan'ny default. Tsy mila mampiasa ny fampiharana Fanaraha-maso ny famantaranandro ianao mba hametrahana ny fréquence.
  • Ao amin'ny Tools menu, tsindrio Programmer.
  • Ao amin'ny Programmer, tsindrio Hardware Setup.
  • Mifidiana fitaovana fandaharana.
  • Ataovy azo antoka fa napetraka amin'ny JTAG.
  • Safidio ny fitaovana Intel Agilex ary tsindrio Add Device. Ny Programmer dia mampiseho kisary sakana amin'ny fifandraisana misy eo amin'ireo fitaovana eo amin'ny solaitrao.
  • Eo amin'ny laharana miaraka amin'ny .sof-nao, jereo ny boaty misy ny .sof.
  • Jereo ny boaty ao amin'ny tsanganana Program / Configure.
  • Tsindrio Start.

Fampahafantarana mifandraika

  • Famolavolana mikoriana amin'ny sakana
  • Programming Intel FPGA Devices
  • Famakafakana sy fanamboaran-drafitra miaraka amin'ny System Console
Fitsapana ny Hardware Design Example

Rehefa avy nanangona ny F-Tile CPRI PHY Intel FPGA IP core design exampary amboary izany amin'ny fitaovana Intel Agilex anao, azonao atao ny mampiasa ny System Console mba handrindrana ny IP core sy ny rejistra fototra PHY IP.
Hamelona ny System Console ary hizaha toetra ny famolavolana fitaovana example, araho ireto dingana ireto:

  1. Taorian'ny famolavolana fitaovana example dia namboarina amin'ny fitaovana Intel Agilex, ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, ao amin'ny menio Tools, tsindrio ny System Debugging Tools ➤ System Console.
  2. Ao amin'ny takelaka Tcl Console, soraty ny cd hwtest hanovana ny lahatahiryample_dir>/hardware_test_design/hwtest_sl.
  3. Soraty ny source main_script.tcl hanokafana fifandraisana amin'ny JTAG master ary manomboka ny fitsapana.

Design Example Description

Ny design example mampiseho ny fampiasa fototra an'ny F-Tile CPRI PHY Intel FPGA IP core. Azonao atao ny mamorona ny famolavolana avy amin'ny Exampny tabilao Design ao amin'ny tonian-dahatsoratra F-Tile CPRI PHY Intel FPGA IP.
Mba hamoronana ny drafitra exampary, tsy maintsy mametraka ny soatoavin'ny paramètre ho an'ny fiovaovan'ny fototr'i IP izay kasainao amboarina amin'ny vokatra farany ianao. Azonao atao ny misafidy ny hamorona ny endrika example misy na tsy misy ny endri-javatra RS-FEC. Ny endri-javatra RS-FEC dia misy amin'ny 10.1376, 12.1651 ary 24.33024 Gbps CPRI.
Tabilao 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI Line Bit Rate (Gbps) Fanohanana RS-FEC famantaranandro fanondro (MHz) Fanohanana Latency Deterministic
1.2288 tsy misy 153.6 ENY
2.4576 tsy misy 153.6 ENY
3.072 tsy misy 153.6 ENY
4.9152 tsy misy 153.6 ENY
6.144 tsy misy 153.6 ENY
9.8304 tsy misy 153.6 ENY
10.1376 Miaraka sy tsy misy 184.32 ENY
12.1651 Miaraka sy tsy misy 184.32 ENY
24.33024 Miaraka sy tsy misy 184.32 ENY
Toetoetra
  • Mamorona ny famolavolana example miaraka amin'ny endri-javatra RS-FEC
  • Ny fahaiza-manamarina fonosana fototra ao anatin'izany ny fanisan'ny fahatarana mandeha miverina
Famolavolana simulation Example

Ny F-Tile CPRI PHY Intel FPGA IP design example mamorona testbench simulation sy simulation files izay mametraka ny F-Tile CPRI PHY Intel FPGA IP fototra rehefa misafidy ny safidy Simulation ianao.

Sary 6. Diagrama sakana ho an'ny 10.1316, 12.1651, ary 24.33024 Gbps (miaraka sy tsy misy RS-FEC)

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 6Sary 7. Diagrama sakana ho an'ny 1.228, 2.4576, 3.072, 4.9152, 6.144, ary 9.8304 Gbps

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 7

Amin'ity famolavolana ity exampAry, ny testbench simulation dia manome fiasa fototra toy ny fanombohana ary miandry ny hidin-trano, mamindra ary mandray fonosana.
Ny fampandehanana fitsapana mahomby dia mampiseho vokatra manamafy ity fihetsika manaraka ity:

  1. Ny lojika mpanjifa dia mamerina ny fototry ny IP.
  2. Ny lojikan'ny mpanjifa dia miandry ny fampifanarahana RX datapath.
  3. Ny lojika mpanjifa dia mandefa hyperframes amin'ny TX MII interface tsara ary miandry hyperframes dimy ho raisina amin'ny RX MII interface. Ny hyperframes dia ampitaina sy raisina amin'ny interface MII araka ny fepetra CPRI v7.0.
    Fanamarihana: Ny drafitra CPRI izay mikendry ny 1.2, 2.4, 3, 4.9, 6.1, ary 9.8 Gbps dia mampiasa interface tsara 8b/10b ary ireo endrika mikendry 10.1, 12.1 ary 24.3 Gbps (miaraka sy tsy misy RS-FEC) dia mampiasa interface MII. Ity design example dia misy kaontera fitsangatsanganana mihodikodina hanisa ny fahelan'ny dia mandroso avy any TX mankany RX.
  4. Ny lojikan'ny mpanjifa dia mamaky ny sandan'ny fahatarana fitsangatsanganana ary manamarina ny atiny sy ny fahamarinan'ny angon-drakitra hyperframes amin'ny lafiny RX MII rehefa vitan'ny kaontera ny fanisan'ny fitsangatsanganana fihodinana.

Fampahafantarana mifandraika

  • CPRI Specifications
Hardware Design Example

Sary 8. Famolavolana Hardware Exampny Block Diagram

intel F-Tile CPRI PHY FPGA IP Design Exampny fig 8

 

Fanamarihana

  1. Ny famolavolana CPRI miaraka amin'ny tahan'ny tsipika CPRI 2.4 / 4.9 / 9.8 Gbps dia mampiasa interface tsara 8b / 10b ary ny endrika CPRI hafa rehetra dia mampiasa interface MII.
  2. Ny famolavolana CPRI miaraka amin'ny tahan'ny tsipika CPRI 2.4 / 4.9 / 9.8 Gbps dia mila famantaranandro famantaran'ny transceiver 153.6 MHz ary mila 184.32 MHz ny tahan'ny tsipika CPRI hafa rehetra.

Ny F-Tile CPRI PHY Intel FPGA IP famolavolana fitaovana fototra example dia ahitana ireto singa manaraka ireto:

  • F-Tile CPRI PHY Intel FPGA IP core.
  • Packet client logic block izay miteraka sy mandray fifamoivoizana.
  • Kaontera fitsangatsanganana.
  • IOPLL hamokatra sampling famantaranandro ho an'ny lojika latency voafaritra ao anatin'ny IP, ary ny singa counter tour amin'ny testbench.
  • System PLL hamorona famantaranandro rafitra ho an'ny IP.
  • Avalon®-MM decoder adiresy mba hamadika ny habaka adiresy reconfiguration ho an'ny CPRI, Transceiver, ary Ethernet modules mandritra ny fidirana amin'ny fanovana.
  • Loharano sy famotopotorana hanamafisana ny famerenana sy ny fanaraha-maso ny famantaranandro ary ny bits vitsivitsy.
  • JTAG controller izay mifandray amin'ny System Console. Mifandray amin'ny lojika mpanjifa amin'ny alàlan'ny System Console ianao.
Interface Signals

Table 5. Design Example Interface Signals

famantarana tari-dalana Description
ref_clk100MHz fahan'ny Ampidiro ny famantaranandro ho an'ny fidirana CSR amin'ny fifandraisana rehetra amin'ny fanovana. Mandeha amin'ny 100 MHz.
i_clk_ref[0] fahan'ny famantaranandro fanondro ho an'ny System PLL. Mandeha amin'ny 156.25 MHz.
i_clk_ref[1] fahan'ny Transceiver famantaranandro famantarana. mitondra fiara amin'ny

• 153.6 MHz ho an'ny tahan'ny tsipika CPRI 1.2, 2.4, 3, 4.9, 6.1, ary 9.8 Gbps.

• 184.32 MHz ho an'ny taham-pidirana CPRI 10.1,12.1, ary 24.3 Gbps miaraka amin'ny RS-FEC sy tsy misy.
i_rx_serial[n] fahan'ny Transceiver PHY mampiditra angon-drakitra serial.
o_tx_serial[n] Output Transceiver PHY famoahana angona serial.
Design Example Registers

Table 6. Design Example Registers

Laharan'ny fantsona Adiresy fototra (Adiresy Byte) Karazana fisoratana anarana
 

 

0

 0x00000000 CPRI PHY Reconfiguration fisoratana anarana ho an'ny Channel 0
0x00100000 Ethernet Reconfiguration fisoratana anarana ho an'ny Channel 0
0x00200000 Transceiver Reconfiguration fisoratana anarana ho an'ny Channel 0
 

1(2)

 0x01000000 CPRI PHY Reconfiguration fisoratana anarana ho an'ny Channel 1
0x01100000 Ethernet Reconfiguration fisoratana anarana ho an'ny Channel 1
0x01200000 Transceiver Reconfiguration fisoratana anarana ho an'ny Channel 1
 

2(2)

 0x02000000 CPRI PHY Reconfiguration fisoratana anarana ho an'ny Channel 2
0x02100000 Ethernet Reconfiguration fisoratana anarana ho an'ny Channel 2
0x02200000 Transceiver Reconfiguration fisoratana anarana ho an'ny Channel 2
nitohy…
Laharan'ny fantsona Adiresy fototra (Adiresy Byte) Karazana fisoratana anarana
 

3(2)

 0x03000000 CPRI PHY Reconfiguration fisoratana anarana ho an'ny Channel 3
0x03100000 Ethernet Reconfiguration fisoratana anarana ho an'ny Channel 3
0x03200000 Transceiver Reconfiguration fisoratana anarana ho an'ny Channel 3

Ireo rejistra ireo dia voatokana raha tsy ampiasaina ny fantsona.

F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives

Raha tsy voatanisa ny dikan-teny fototra IP, dia mihatra ny torolalana ho an'ny dikan-teny fototra IP teo aloha.

Intel Quartus Prime Version IP Core Version Torolàlana ho an'ny mpampiasa
21.2 2.0.0 F-Tile CPRI PHY Intel FPGA IP Design Example User Guide

Tantara Fanavaozana antontan-taratasy momba ny F-Tile CPRI PHY Intel FPGA IP Design Example User Guide

Document Version Intel Quartus Prime Version IP Version FIOVANA
2021.10.04 21.3 3.0.0
  • Fanampiana fanampiny ho an'ny simulators vaovao amin'ny fizarana: Fitakiana Hardware sy Software.
  • Dingana nohavaozina ao amin'ny fizarana: Manahaka ny Design Exampny Testbench.
  • Nohavaozina ireto fizarana manaraka ireto miaraka amin'ny fampahafantarana ny tahan'ny andalana vaovao:
    • Design Example Description
    • Famolavolana simulation Example
    • Interface Signals
  • Nohavaozina ny adiresy ao amin'ny fizarana: Design Example Registers.
2021.06.21 21.2 2.0.0 Famoahana voalohany.

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

Documents / Loharano

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa
F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Exampny, IP Design

References

Lahatsoratra mifandraika

Mametraha hevitra

Tsy havoaka ny adiresy mailakao. Voamarika ireo saha ilaina *