intel F-Tile CPRI PHY FPGA IP Design Example
Кароткае кіраўніцтва
Ядро F-Tile CPRI PHY Intel® FPGA IP забяспечвае тэставы стэнд для мадэлявання і распрацоўку апаратнага забеспячэння.ampфайл, які падтрымлівае кампіляцыю і тэсціраванне абсталявання. Калі вы ствараеце дызайн example, рэдактар параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні.
Intel таксама забяспечвае эксampпраект, які вы можаце выкарыстоўваць для хуткай ацэнкі плошчы ядра IP і часу.
Ядро F-Tile CPRI PHY Intel FPGA IP забяспечвае магчымасць генерацыі дызайнуampфайлы для ўсіх падтрымоўваных камбінацый колькасці каналаў CPRI і бітавых хуткасцей лініі CPRI. Выпрабавальны стэнд і дызайн напрample падтрымка шматлікіх камбінацый параметраў ядра F-Tile CPRI PHY Intel FPGA IP.
Малюнак 1. Этапы распрацоўкі для Design Example
Звязаная інфармацыя
- F-Tile CPRI PHY Кіраўніцтва карыстальніка Intel FPGA IP
- Для атрымання падрабязнай інфармацыі аб F-плітцы CPRI PHY IP.
- F-Tile CPRI PHY Заўвагі да выпуску Intel FPGA IP
- IP Release Notes пералічвае змены IP у канкрэтным выпуску.
Патрабаванні да апаратнага і праграмнага забеспячэння
Для праверкі эксampдызайну, выкарыстоўвайце наступнае абсталяванне і праграмнае забеспячэнне:
- Праграмнае забеспячэнне Intel Quartus® Prime Pro Edition
- Сістэмная кансоль
- Падтрымліваюцца сімулятары:
- Сінопсіс* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE або Questa*— Questa-Intel FPGA Edition
Стварэнне дызайну
Малюнак 2. Працэдура
Малюнак 3. ВыпampУкладка "Дызайн" у рэдактары IP-параметраў
Каб стварыць праект Intel Quartus Prime Pro Edition:
- У Intel Quartus Prime Pro Edition націсніце File ➤ Майстар новага праекта, каб стварыць новы праект Quartus Prime, або File ➤ Адкрыць праект, каб адкрыць існуючы праект Intel Quartus Prime. Майстар прапануе ўказаць прыладу.
- Укажыце сямейства прылад Agilex (I-серыя) і абярыце прыладу, якая адпавядае ўсім наступным патрабаванням:
- Плітка прыёмаперадатчыка - гэта F-плітка
- Клас хуткасці трансівера -1 або -2
- Катэгорыя хуткасці ядра -1 або -2 або -3
- Націсніце «Гатова».
Выканайце наступныя крокі, каб стварыць F-Tile CPRI PHY Intel FPGA IP-апаратны дызайн напрample і тэставы стэнд:
- У каталогу IP знайдзіце і абярыце F-Tile CPRI PHY Intel FPGA IP. З'явіцца акно New IP Variation.
- Укажыце назву верхняга ўзроўню для вашай індывідуальнай варыяцыі IP. Рэдактар параметраў захоўвае налады змены IP у a file названы .ip.
- Націсніце OK. З'явіцца рэдактар параметраў.
- На ўкладцы IP укажыце параметры для вашай варыяцыі ядра IP.
- На Example Дызайн ўкладка, у Exampле Дызайн Files, выберыце опцыю Simulation, каб стварыць тэставы стэнд і праект толькі для кампіляцыі. Выберыце опцыю «Сінтэз», каб стварыць дызайн апаратнага забеспячэння, напрampле. Вы павінны выбраць прынамсі адзін з варыянтаў мадэлявання і сінтэзу, каб згенераваць дызайн напрampле.
- На ExampНа ўкладцы «Дызайн» у раздзеле «Створаны фармат HDL» выберыце Verilog HDL або VHDL. Калі вы выбіраеце VHDL, вы павінны змадэляваць тэставы стэнд з дапамогай сімулятара змешаных моў. Тэстуецца прылада ў ex_ каталог з'яўляецца мадэллю VHDL, але асноўным тэставым стэндам file з'яўляецца System Verilog file.
- Націсніце Generate Exampкнопка Дызайн. Параметр Select ExampЗ'явіцца акно каталога дызайну.
- Калі вы хочаце змяніць дызайн exampшлях да каталога або імя з паказаных значэнняў па змаўчанні (cpriphy_ftile_0_example_design), перайдзіце да новага шляху і ўвядзіце новы дызайн напрampімя каталога (ample_dir>).
Структура каталога
Дызайн F-Tile CPRI PHY Intel FPGA IP, напрample file каталогі ўтрымліваюць наступныя згенераваныя files для дызайну прampле.
Малюнак 4. Структура каталогаў згенераванага Exampле Дызайн
Табліца 1. Тэставы стэнд File Апісанні
| File Імёны | Апісанне |
| Ключавы тэставы стэнд і мадэляванне Files | |
| <design_example_dir>/ прample_testbench/basic_avl_tb_top.sv | Тэставы стэнд верхняга ўзроўню file. Тэставы стэнд стварае асобнік DUT-абгорткі і запускае задачы Verilog HDL для стварэння і прыняцця пакетаў. |
| <design_example_dir>/ прample_testbench/ cpriphy_ftile_wrapper.sv | Абгортка DUT, якая стварае асобнік DUT і іншыя кампаненты тэставага стэнда. |
| Сцэнарыі Testbench (1) | |
| <design_example_dir>/ прample_testbench/run_vsim.do | Скрыпт Siemens EDA ModelSim SE або Questa або Questa-Intel FPGA Edition для запуску тэставага стэнда. |
| <design_example_dir>/ прample_testbench/run_vcs.sh | Скрыпт Synopsys VCS для запуску тэставага стенда. |
| <design_example_dir>/ прample_testbench/run_vcsmx.sh | Скрыпт Synopsys VCS MX (аб'яднаны Verilog HDL і SystemVerilog з VHDL) для запуску тэставага стэнда. |
Ігнаруйце любы іншы сцэнар сімулятара ўample_dir>/прampтэчка le_testbench/.
Табліца 2. Дызайн апаратнага забеспячэнняample File Апісанні
| File Імёны | Апісанні |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Праект Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Налада праекта Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Абмежаванні дызайну Synopsys fileс. Вы можаце капіяваць і змяняць іх files для вашага ўласнага дызайну Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Дызайн Verilog HDL верхняга ўзроўню, напрample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Абгортка DUT, якая стварае асобнік DUT і іншыя кампаненты тэставага стэнда. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Асноўны file для доступу да сістэмнай кансолі. |
Мадэляванне дызайну Example Testbench
Малюнак 5. Працэдура
Выканайце наступныя крокі, каб змадэляваць тэставы стэнд:
- У камандным радку перайдзіце ў каталог мадэлявання тэставага стендаample_dir>/прample_testbench. кд /прample_testbench
- Запусціце quartus_tlg у створаным праекце file: quartus_tlg cpriphy_ftile_hw
- Запусціце ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Запусціце сцэнар мадэлявання для сімулятара, які падтрымліваецца па вашаму выбару. Сцэнар кампілюе і запускае тэставы стэнд у сімулятары. Звярніцеся да табліцы Крокі для мадэлявання Testbench.
- Прааналізуйце вынікі. Паспяховы тэставы стэнд атрымаў пяць гіперкадраў і адлюстроўвае надпіс «ПРЫНЯТА».
Табліца 3. Крокі для мадэлявання тэставага стэнда ў Synopsys VCS* Simulator
| Сімулятар | Інструкцыя | |
| VCS | У камандным радку ўвядзіце: | |
| sh run_vcs.sh | ||
| працяг... | ||
| Сімулятар | Інструкцыя | |
| VCS MX | У камандным радку ўвядзіце: | |
| sh run_vcsmx.sh | ||
| ModelSim SE або Questa або Questa-Intel FPGA Edition | У камандным радку ўвядзіце: | |
| vsim -do run_vsem.do | ||
| Калі вы аддаеце перавагу мадэляваць, не выклікаючы графічны інтэрфейс, увядзіце: | ||
| vsim -c -do run_vsim.do | ||
Наступныя сampВывад ілюструе паспяховы тэст мадэлявання для 24.33024 Гбіт / с з 4 каналамі CPRI:
Кампіляцыя праекта толькі для кампіляцыі
Каб сабраць зборнік толькі example project, выканайце наступныя дзеянні:
- Забяспечце дызайн кампіляцыі, напрample пакаленне завершана.
- У праграмным забеспячэнні Intel Quartus Prime Pro Edition адкрыйце праект Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- У меню «Апрацоўка» націсніце «Пачаць кампіляцыю».
- Пасля паспяховай кампіляцыі справаздачы па часе і выкарыстанні рэсурсаў будуць даступныя ў вашым сеансе Intel Quartus Prime Pro Edition.
Звязаная інфармацыя
Патокі праектавання на аснове блокаў
Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні
Для кампіляцыі дызайну апаратнага забеспячэння напрample і наладзіць яго на прыладзе Intel Agilex, выканайце наступныя дзеянні:
- Забяспечце дызайн апаратнага забеспячэння, напрample пакаленне завершана.
- У праграмным забеспячэнні Intel Quartus Prime Pro Edition адкрыйце праект Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- Адрэдагуйце файл .qsf file каб прызначыць шпількі на аснове вашага абсталявання.
- У меню «Апрацоўка» націсніце «Пачаць кампіляцыю».
- Пасля паспяховай кампіляцыі файл .sof file даступны ўample_dir>/hardware_test_design/output_fileкаталог s.
Выканайце наступныя дзеянні, каб запраграмаваць дызайн апаратнага забеспячэння напрample на прыладзе Intel Agilex:
- Падключыце камплект распрацоўкі сігналаў прыёмаперадатчыка Intel Agilex I-серыі да галоўнага кампутара.
Заўвага: камплект распрацоўкі па змаўчанні запраграмаваны з правільнымі тактавымі частотамі. Вам не трэба выкарыстоўваць прыкладанне Clock Control, каб усталяваць частоты. - У меню Інструменты націсніце Праграміст.
- У Programmer пстрыкніце Hardware Setup.
- Выберыце прыладу для праграмавання.
- Пераканайцеся, што рэжым усталяваны на JTAG.
- Выберыце прыладу Intel Agilex і націсніце «Дадаць прыладу». Праграміст адлюстроўвае блок-схему злучэнняў паміж прыладамі на вашай плаце.
- У радку з вашым .sof пастаўце галачку для .sof.
- Усталюйце сцяжок у слупку Праграма/Наладзіць.
- Націсніце Пуск.
Звязаная інфармацыя
- Патокі праектавання на аснове блокаў
- Праграмаванне прылад Intel FPGA
- Аналіз і адладка праектаў з дапамогай сістэмнай кансолі
Тэставанне апаратнага дызайну Example
Пасля кампіляцыі дызайну ядра F-Tile CPRI PHY Intel FPGA IP напрampі наладзіць яго на прыладзе Intel Agilex, вы можаце выкарыстоўваць сістэмную кансоль для праграмавання ядра IP і яго PHY рэгістраў ядра IP.
Каб уключыць сістэмную кансоль і праверыць канструкцыю абсталявання, напрample, выканайце наступныя дзеянні:
- Пасля распрацоўкі абсталявання напрample настроены на прыладзе Intel Agilex, у праграмным забеспячэнні Intel Quartus Prime Pro Edition, у меню Інструменты націсніце Інструменты адладкі сістэмы ➤ Сістэмная кансоль.
- На панэлі кансолі Tcl увядзіце cd hwtest, каб перайсці ў каталогample_dir>/hardware_test_design/hwtest_sl.
- Увядзіце зыходны файл main_script.tcl, каб адкрыць злучэнне з JTAG майстар і пачаць тэст.
Дызайн Exampапісанне
Дызайн эксample дэманструе асноўныя функцыі IP-ядра F-Tile CPRI PHY Intel FPGA. Вы можаце стварыць дызайн з ExampУкладка «Дызайн» у рэдактары IP-параметраў F-Tile CPRI PHY Intel FPGA.
Каб стварыць дызайн example, вы павінны спачатку задаць значэнні параметраў для варыяцыі ядра IP, які вы збіраецеся стварыць у сваім канчатковым прадукце. Вы можаце стварыць дызайн напрample з функцыяй RS-FEC або без яе. Функцыя RS-FEC даступная з лінейнымі бітавымі хуткасцямі CPRI 10.1376, 12.1651 і 24.33024 Гбіт/с.
Табліца 4. Матрыца асноўных функцый CPRI PHY Intel FPGA IP
| Бітавая хуткасць лініі CPRI (Гбіт/с) | Падтрымка RS-FEC | Эталонная частата (МГц) | Падтрымка дэтэрмінаванай затрымкі |
| 1.2288 | няма | 153.6 | так |
| 2.4576 | няма | 153.6 | так |
| 3.072 | няма | 153.6 | так |
| 4.9152 | няма | 153.6 | так |
| 6.144 | няма | 153.6 | так |
| 9.8304 | няма | 153.6 | так |
| 10.1376 | З і без | 184.32 | так |
| 12.1651 | З і без | 184.32 | так |
| 24.33024 | З і без | 184.32 | так |
Асаблівасці
- Стварыце дызайн напрample з функцыяй RS-FEC
- Асноўныя магчымасці праверкі пакетаў, уключаючы падлік часу затрымкі пры перасылцы
Дызайн мадэлявання Example
Дызайн F-Tile CPRI PHY Intel FPGA IP example стварае тэставы стэнд мадэлявання і мадэляванне files, які стварае ядро F-Tile CPRI PHY Intel FPGA IP, калі вы выбіраеце опцыю Simulation.
Малюнак 6. Блок-схема для лінейных хуткасцей 10.1316, 12.1651 і 24.33024 Гбіт/с (з і без RS-FEC)
Малюнак 7. Блок-схема для лінейнай хуткасці 1.228, 2.4576, 3.072, 4.9152, 6.144 і 9.8304 Гбіт/с
У гэтай канструкцыі выклample, тэставы стэнд мадэлявання забяспечвае асноўныя функцыі, такія як запуск і чаканне блакіроўкі, перадача і прыём пакетаў.
Паспяховы тэставы запуск адлюстроўвае выхад, які пацвярджае наступныя паводзіны:
- Логіка кліента скідае ядро IP.
- Логіка кліента чакае выраўноўвання шляху даных RX.
- Логіка кліента перадае гіперкадры па інтэрфейсе TX MII і чакае атрымання пяці гіперкадраў па інтэрфейсе RX MII. Гіперкадры перадаюцца і прымаюцца праз інтэрфейс MII у адпаведнасці са спецыфікацыямі CPRI v7.0.
Заўвага: Канструкцыі CPRI, арыентаваныя на лінейную хуткасць 1.2, 2.4, 3, 4.9, 6.1 і 9.8 Гбіт/с, выкарыстоўваюць інтэрфейс 8b/10b, а праекты, арыентаваныя на 10.1, 12.1 і 24.3 Гбіт/с (з і без RS-FEC), выкарыстоўваюць інтэрфейс MII. Гэты дызайн эксample ўключае ў сябе лічыльнік паездкі туды і назад для падліку затрымкі паездкі туды і назад ад TX да RX. - Кліенцкая логіка счытвае значэнне затрымкі звароту і правярае змест і правільнасць дадзеных гіперкадраў на баку RX MII, як толькі лічыльнік завяршае падлік затрымкі звароту.
Звязаная інфармацыя
- Спецыфікацыі CPRI
Апаратны дызайн Example
Малюнак 8. Дызайн апаратнага забеспячэнняampБлок-схема
Заўвага
- Канструкцыі CPRI са хуткасцямі лініі CPRI 2.4/4.9/9.8 Гбіт/с выкарыстоўваюць інтэрфейс 8b/10b, а ўсе іншыя канструкцыі хуткасцей лініі CPRI выкарыстоўваюць інтэрфейс MII.
- Дызайн CPRI з хуткасцю лініі CPRI 2.4/4.9/9.8 Гбіт/с патрабуе апорнай тактавай частоты прыёмаперадатчыка 153.6 МГц, а для ўсіх іншых хуткасцей лініі CPRI - 184.32 МГц.
Апаратнае ядро F-Tile CPRI PHY Intel FPGA IP, напрample ўключае наступныя кампаненты:
- F-Tile CPRI PHY IP-ядро Intel FPGA.
- Пакетны кліенцкі лагічны блок, які генеруе і прымае трафік.
- Лічыльнік паездак туды і назад.
- IOPLL для стварэння sampгадзіннік ling для дэтэрмінаванай логікі затрымкі ўнутры IP і кампанент лічыльніка абыходу на тэставым стэндзе.
- Сістэмная PLL для генерацыі сістэмных гадзіннікаў для IP.
- Дэкодэр адрасоў Avalon®-MM для дэкадавання адраснай прасторы рэканфігурацыі для модуляў CPRI, трансівера і Ethernet падчас доступу да рэканфігурацыі.
- Крыніцы і зонды для пацверджання скіду і маніторынгу гадзіннікаў і некалькіх бітаў стану.
- JTAG кантролер, які ўзаемадзейнічае з сістэмнай кансоллю. Вы маеце зносіны з логікай кліента праз сістэмную кансоль.
Сігналы інтэрфейсу
Табліца 5. Дызайн ExampСігналы інтэрфейсу
| Сігнал | Напрамак | Апісанне |
| ref_clk100MHz | Увод | Уваходныя гадзіны для доступу CSR на ўсіх інтэрфейсах рэканфігурацыі. Дыск на 100 МГц. |
| i_clk_ref[0] | Увод | Эталонны такт для сістэмы PLL. Дыск на 156.25 МГц. |
| i_clk_ref[1] | Увод | Апорныя гадзіны прыёмаперадатчыка. Прывад на
• 153.6 МГц для лінейнай хуткасці CPRI 1.2, 2.4, 3, 4.9, 6.1 і 9.8 Гбіт/с. • 184.32 МГц для хуткасцей лініі CPRI 10.1,12.1 і 24.3 Гбіт/с з і без RS-FEC. |
| i_rx_serial[n] | Увод | Трансівер PHY ўваходныя паслядоўныя дадзеныя. |
| o_tx_serial[n] | Выхад | Трансівер PHY выводзіць паслядоўныя дадзеныя. |
Дызайн Example Рэестры
Табліца 6. Дызайн Example Рэестры
| Нумар канала | Базавы адрас (байтавы адрас) | Тып рэгістра |
|
0 |
0x00000000 | Рэгістры рэканфігурацыі CPRI PHY для канала 0 |
| 0x00100000 | Рэгістры пераканфігурацыі Ethernet для канала 0 | |
| 0x00200000 | Рэгістры пераканфігурацыі трансівера для канала 0 | |
|
1(2) |
0x01000000 | Рэгістры рэканфігурацыі CPRI PHY для канала 1 |
| 0x01100000 | Рэгістры пераканфігурацыі Ethernet для канала 1 | |
| 0x01200000 | Рэгістры пераканфігурацыі трансівера для канала 1 | |
|
2(2) |
0x02000000 | Рэгістры рэканфігурацыі CPRI PHY для канала 2 |
| 0x02100000 | Рэгістры пераканфігурацыі Ethernet для канала 2 | |
| 0x02200000 | Рэгістры пераканфігурацыі трансівера для канала 2 | |
| працяг... | ||
| Нумар канала | Базавы адрас (байтавы адрас) | Тып рэгістра |
|
3(2) |
0x03000000 | Рэгістры рэканфігурацыі CPRI PHY для канала 3 |
| 0x03100000 | Рэгістры пераканфігурацыі Ethernet для канала 3 | |
| 0x03200000 | Рэгістры пераканфігурацыі трансівера для канала 3 |
Гэтыя рэестры зарэзерваваны, калі канал не выкарыстоўваецца.
F-Tile CPRI PHY Intel FPGA IP Design Example Архівы кіраўніцтва карыстальніка
Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP.
| Версія Intel Quartus Prime | Версія IP Core | Кіраўніцтва карыстальніка |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example Кіраўніцтва карыстальніка |
Гісторыя версій дакумента для F-Tile CPRI PHY Intel FPGA IP Design Example Кіраўніцтва карыстальніка
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
Дакументы / Рэсурсы
 |
intel F-Tile CPRI PHY FPGA IP Design Example [pdfКіраўніцтва карыстальніка F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design |
