intel F-Tile CPRI PHY FPGA IP Design Example

Οδηγός γρήγορης εκκίνησης

Ο πυρήνας IP F-Tile CPRI PHY Intel® FPGA παρέχει έναν πάγκο δοκιμών προσομοίωσης και σχεδιασμό υλικού example που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό.
Η Intel παρέχει επίσης ένα πρόγραμμα μόνο για μεταγλώττισηample project που μπορείτε να χρησιμοποιήσετε για να εκτιμήσετε γρήγορα την περιοχή του πυρήνα IP και το χρονοδιάγραμμα.
Ο πυρήνας F-Tile CPRI PHY Intel FPGA IP παρέχει τη δυνατότητα δημιουργίας σχεδίου examples για όλους τους υποστηριζόμενους συνδυασμούς αριθμού καναλιών CPRI και ρυθμούς bit γραμμής CPRI. Ο πάγκος δοκιμών και ο σχεδιασμός π.χampυποστηρίζει πολλούς συνδυασμούς παραμέτρων του πυρήνα IP F-Tile CPRI PHY Intel FPGA.

Εικόνα 1. Βήματα Ανάπτυξης για το Σχεδιασμό Π.χample

Σχετικές Πληροφορίες

• Οδηγός χρήσης F-Tile CPRI PHY Intel FPGA IP
  • Για λεπτομερείς πληροφορίες σχετικά με το F-tile CPRI PHY IP.
• Σημειώσεις έκδοσης F-Tile CPRI PHY Intel FPGA IP
  • Οι Σημειώσεις έκδοσης IP καταγράφουν τις αλλαγές IP σε μια συγκεκριμένη έκδοση.

Απαιτήσεις υλικού και λογισμικού

Για να δοκιμάσετε τον πρώηνampγια το σχεδιασμό, χρησιμοποιήστε το ακόλουθο υλικό και λογισμικό:

• Λογισμικό Intel Quartus® Prime Pro Edition
• Κονσόλα συστήματος
• Υποστηριζόμενοι προσομοιωτές:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ή Questa*— Questa-Intel FPGA Edition

Δημιουργία του Σχεδίου

Εικόνα 2. Διαδικασία

Εικόνα 3. Πρample Καρτέλα Σχεδίαση στον Επεξεργαστή Παραμέτρων IP

Για να δημιουργήσετε ένα έργο Intel Quartus Prime Pro Edition:

1. Στην έκδοση Intel Quartus Prime Pro, κάντε κλικ File ➤ New Project Wizard για να δημιουργήσετε ένα νέο έργο Quartus Prime ή File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Intel Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή.
2. Καθορίστε την οικογένεια συσκευών Agilex (σειρά I) και επιλέξτε μια συσκευή που πληροί όλες αυτές τις απαιτήσεις:
   • Το πλακίδιο πομποδέκτη είναι πλακίδιο F
   • Ο βαθμός ταχύτητας πομποδέκτη είναι -1 ή -2
   • Ο βαθμός ταχύτητας πυρήνα είναι -1 ή -2 ή -3
3. Κάντε κλικ στο Finish.

Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε το σχεδιασμό υλικού F-Tile CPRI PHY Intel FPGA IP π.χample και testbench:

1. Στον Κατάλογο IP, εντοπίστε και επιλέξτε F-Tile CPRI PHY Intel FPGA IP. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
2. Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
3. Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
4. Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
5. Στην Εξample καρτέλα Σχεδίαση, κάτω από το Example Σχεδιασμός Files, επιλέξτε την επιλογή Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και το έργο μόνο μεταγλώττισης. Επιλέξτε την επιλογή Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού π.χample. Πρέπει να επιλέξετε τουλάχιστον μία από τις επιλογές Προσομοίωσης και Σύνθεσης για να δημιουργήσετε το σχέδιο π.χample.
6. Στην ΕξampΣτην καρτέλα Σχεδίαση, στην περιοχή Δημιουργημένη μορφή HDL, επιλέξτε Verilog HDL ή VHDL. Εάν επιλέξετε VHDL, πρέπει να προσομοιώσετε τον πάγκο δοκιμών με έναν προσομοιωτή μικτής γλώσσας. Η συσκευή υπό δοκιμή στο πρώην κατάλογος είναι ένα μοντέλο VHDL, αλλά ο κύριος πάγκος δοκιμών file είναι ένα System Verilog file.
7. Κάντε κλικ στο Δημιουργία Example Κουμπί σχεδίασης. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
8. Εάν θέλετε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (cpriphy_ftile_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου (ample_dir>).

Δομή καταλόγου

Η σχεδίαση πυρήνα F-Tile CPRI PHY Intel FPGA IP π.χample file καταλόγους περιέχουν τα ακόλουθα που δημιουργούνται files για το σχέδιο π.χample.

Εικόνα 4. Δομή καταλόγου του παραγόμενου Example Σχεδιασμός

Πίνακας 1. Πάγκος δοκιμών File Περιγραφές

File Ονόματα	Περιγραφή
Key Testbench και Simulation Files
<design_example_dir>/ π.χample_testbench/basic_avl_tb_top.sv	Πάγκος δοκιμών ανώτατου επιπέδου file. Ο πάγκος δοκιμών εγκαινιάζει το περιτύλιγμα DUT και εκτελεί εργασίες Verilog HDL για τη δημιουργία και την αποδοχή πακέτων.
<design_example_dir>/ π.χample_testbench/ cpriphy_ftile_wrapper.sv	Περιτύλιγμα DUT που ενσωματώνει το DUT και άλλα εξαρτήματα πάγκου δοκιμών.
Testbench Scripts (1)
<design_example_dir>/ π.χample_testbench/run_vsim.do	Η δέσμη ενεργειών Siemens EDA ModelSim SE ή Questa ή Questa-Intel FPGA Edition για την εκτέλεση του testbench.
<design_example_dir>/ π.χample_testbench/run_vcs.sh	Το σενάριο του Synopsys VCS για εκτέλεση του testbench.
<design_example_dir>/ π.χample_testbench/run_vcsmx.sh	Η δέσμη ενεργειών Synopsys VCS MX (συνδυασμένος Verilog HDL και SystemVerilog με VHDL) για την εκτέλεση του testbench.

Αγνοήστε οποιοδήποτε άλλο σενάριο προσομοιωτή στοample_dir>/π.χample_testbench/ φάκελος.

Πίνακας 2. Σχεδιασμός υλικού Εξample File Περιγραφές

File Ονόματα	Περιγραφές
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Έργο Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Ρύθμιση έργου Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Περιορισμοί σχεδίασης Synopsys fileμικρό. Μπορείτε να τα αντιγράψετε και να τα τροποποιήσετε fileγια τη δική σας σχεδίαση Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Κορυφαίος σχεδιασμός Verilog HDL π.χample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Περιτύλιγμα DUT που ενσωματώνει το DUT και άλλα εξαρτήματα πάγκου δοκιμών.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Κύριος file για πρόσβαση στην Κονσόλα συστήματος.

Προσομοίωση του Σχεδιασμού Π.χample Testbench

Εικόνα 5. Διαδικασία

Ακολουθήστε αυτά τα βήματα για να προσομοιώσετε τον πάγκο δοκιμών:

1. Στη γραμμή εντολών, αλλάξτε στον κατάλογο προσομοίωσης testbenchample_dir>/π.χample_testbench. CD /πρώηνample_testbench
2. Εκτελέστε το quartus_tlg στο έργο που δημιουργήθηκε file: quartus_tlg cpriphy_ftile_hw
3. Εκτέλεση ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Εκτελέστε το σενάριο προσομοίωσης για τον υποστηριζόμενο προσομοιωτή της επιλογής σας. Το σενάριο μεταγλωττίζει και εκτελεί το testbench στον προσομοιωτή. Ανατρέξτε στον πίνακα Βήματα για την προσομοίωση του πάγκου δοκιμών.
5. Αναλύστε τα αποτελέσματα. Ο επιτυχημένος πάγκος δοκιμών έλαβε πέντε υπερπλαίσια και εμφανίζει την ένδειξη "PASSED".

Πίνακας 3. Βήματα για την προσομοίωση του Testbench στο Synopsys VCS* Simulator

Προσομοιωτής	Οδηγίες
VCS	Στη γραμμή εντολών, πληκτρολογήστε:
	sh run_vcs.sh
συνέχισε…

Προσομοιωτής	Οδηγίες
VCS MX	Στη γραμμή εντολών, πληκτρολογήστε:
	sh run_vcsmx.sh
ModelSim SE ή Questa ή Questa-Intel FPGA Edition	Στη γραμμή εντολών, πληκτρολογήστε:
	vsim -do run_vsim.do
	Εάν προτιμάτε να κάνετε προσομοίωση χωρίς να εμφανίσετε το GUI, πληκτρολογήστε:
	vsim -c -do run_vsim.do

Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης για 24.33024 Gbps με 4 κανάλια CPRI:

Σύνταξη του Έργου μόνο για τη συλλογή

Για να συντάξετε τη συλλογή μόνο π.χample project, ακολουθήστε τα εξής βήματα:

1. Διασφαλίστε τη σχεδίαση μεταγλώττισης π.χampη γενιά έχει ολοκληρωθεί.
2. Στο λογισμικό Intel Quartus Prime Pro Edition, ανοίξτε το έργο Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Στο μενού Επεξεργασία, κάντε κλικ στην επιλογή Έναρξη μεταγλώττισης.
4. Μετά την επιτυχή συλλογή, οι αναφορές για το χρονοδιάγραμμα και τη χρήση πόρων είναι διαθέσιμες στην περίοδο λειτουργίας Intel Quartus Prime Pro Edition.

Σχετικές Πληροφορίες
Ροές σχεδίασης που βασίζονται σε μπλοκ

Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Hardware

Για τη σύνταξη του σχεδιασμού υλικού π.χampκαι ρυθμίστε το στη συσκευή Intel Agilex, ακολουθήστε τα εξής βήματα:

1. Βεβαιωθείτε ότι η σχεδίαση υλικού π.χampη γενιά έχει ολοκληρωθεί.
2. Στο λογισμικό Intel Quartus Prime Pro Edition, ανοίξτε το έργο Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Επεξεργαστείτε το .qsf file για να εκχωρήσετε καρφίτσες με βάση το υλικό σας.
4. Στο μενού Επεξεργασία, κάντε κλικ στην επιλογή Έναρξη μεταγλώττισης.
5. Μετά την επιτυχή σύνταξη, ένα .sof file είναι διαθέσιμο σεample_dir>/hardware_test_design/output_fileκαταλόγου.

Ακολουθήστε αυτά τα βήματα για να προγραμματίσετε τη σχεδίαση υλικού π.χample στη συσκευή Intel Agilex:

• Συνδέστε το κιτ ανάπτυξης σήματος ακεραιότητας πομποδέκτη της σειράς Intel Agilex I στον κεντρικό υπολογιστή.
  Σημείωση: Το κιτ ανάπτυξης είναι προπρογραμματισμένο με τις σωστές συχνότητες ρολογιού από προεπιλογή. Δεν χρειάζεται να χρησιμοποιήσετε την εφαρμογή Clock Control για να ρυθμίσετε τις συχνότητες.
• Στο μενού Εργαλεία, κάντε κλικ στην επιλογή Προγραμματιστής.
• Στον Προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
• Επιλέξτε μια συσκευή προγραμματισμού.
• Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
• Επιλέξτε τη συσκευή Intel Agilex και κάντε κλικ στην Προσθήκη συσκευής. Ο Προγραμματιστής εμφανίζει ένα μπλοκ διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
• Στη σειρά με το .sof σας, επιλέξτε το πλαίσιο για το .sof.
• Επιλέξτε το πλαίσιο στη στήλη Πρόγραμμα/Διαμόρφωση.
• Κάντε κλικ στο Έναρξη.

Σχετικές Πληροφορίες

• Ροές σχεδίασης που βασίζονται σε μπλοκ
• Προγραμματισμός συσκευών Intel FPGA
• Ανάλυση και εντοπισμός σφαλμάτων σχεδίων με την κονσόλα συστήματος

Δοκιμή του Σχεδιασμού Υλικού Π.χample

Αφού μεταγλωττίσετε το F-Tile CPRI PHY Intel FPGA IP σχεδίαση πυρήνα π.χampΓια να το διαμορφώσετε στη συσκευή σας Intel Agilex, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP και τους καταχωρητές του πυρήνα PHY IP.
Για να ενεργοποιήσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample, ακολουθήστε αυτά τα βήματα:

1. Μετά τη σχεδίαση υλικού π.χampΤο le έχει ρυθμιστεί στη συσκευή Intel Agilex, στο λογισμικό Intel Quartus Prime Pro Edition, στο μενού Εργαλεία, κάντε κλικ στην επιλογή System Debugging Tools ➤ System Console.
2. Στο παράθυρο Tcl Console, πληκτρολογήστε cd hwtest για να αλλάξετε τον κατάλογοample_dir>/hardware_test_design/hwtest_sl.
3. Πληκτρολογήστε source main_script.tcl για να ανοίξετε μια σύνδεση στο JTAG master και ξεκινήστε τη δοκιμή.

Design Example Περιγραφή

Το σχέδιο π.χampΤο le δείχνει τη βασική λειτουργικότητα του πυρήνα IP F-Tile CPRI PHY Intel FPGA. Μπορείτε να δημιουργήσετε το σχέδιο από το Example καρτέλα Σχεδίαση στον επεξεργαστή παραμέτρων F-Tile CPRI PHY Intel FPGA IP.
Για να δημιουργήσετε το σχέδιο π.χample, πρέπει πρώτα να ορίσετε τις τιμές παραμέτρων για την παραλλαγή του πυρήνα IP που σκοπεύετε να δημιουργήσετε στο τελικό προϊόν σας. Μπορείτε να επιλέξετε να δημιουργήσετε το σχέδιο π.χampμε ή χωρίς τη δυνατότητα RS-FEC. Η δυνατότητα RS-FEC είναι διαθέσιμη με ρυθμούς bit γραμμής CPRI 10.1376, 12.1651 και 24.33024 Gbps.
Πίνακας 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Ρυθμός bit γραμμής CPRI (Gbps)	Υποστήριξη RS-FEC	Ρολόι αναφοράς (MHz)	Υποστήριξη ντετερμινιστικής καθυστέρησης
1.2288	Οχι	153.6	Ναί
2.4576	Οχι	153.6	Ναί
3.072	Οχι	153.6	Ναί
4.9152	Οχι	153.6	Ναί
6.144	Οχι	153.6	Ναί
9.8304	Οχι	153.6	Ναί
10.1376	Με και Χωρίς	184.32	Ναί
12.1651	Με και Χωρίς	184.32	Ναί
24.33024	Με και Χωρίς	184.32	Ναί

Χαρακτηριστικά

• Δημιουργήστε το σχέδιο π.χample με δυνατότητα RS-FEC
• Βασικές δυνατότητες ελέγχου πακέτων, συμπεριλαμβανομένου του αριθμού καθυστέρησης μετ' επιστροφής

Σχεδιασμός προσομοίωσης Πχample

Το F-Tile CPRI PHY Intel FPGA IP design exampΤο le δημιουργεί έναν πάγκο δοκιμών προσομοίωσης και προσομοίωση files που δημιουργεί τον πυρήνα IP F-Tile CPRI PHY Intel FPGA όταν επιλέγετε την επιλογή Simulation.

Εικόνα 6. Διάγραμμα μπλοκ για ρυθμούς γραμμής 10.1316, 12.1651 και 24.33024 Gbps (με και χωρίς RS-FEC)

Εικόνα 7. Διάγραμμα μπλοκ για ρυθμό γραμμής 1.228, 2.4576, 3.072, 4.9152, 6.144 και 9.8304 Gbps

Σε αυτό το σχέδιο π.χampLe, ο πάγκος δοκιμών προσομοίωσης παρέχει βασικές λειτουργίες όπως εκκίνηση και αναμονή για κλείδωμα, μετάδοση και λήψη πακέτων.
Η επιτυχημένη δοκιμαστική εκτέλεση εμφανίζει έξοδο που επιβεβαιώνει την ακόλουθη συμπεριφορά:

1. Η λογική του πελάτη επαναφέρει τον πυρήνα IP.
2. Η λογική πελάτη περιμένει για τη στοίχιση διαδρομής δεδομένων RX.
3. Η λογική πελάτη μεταδίδει υπερπλαίσια στη διεπαφή TX MII και περιμένει να ληφθούν πέντε υπερπλαίσια στη διεπαφή RX MII. Τα υπερπλαίσια μεταδίδονται και λαμβάνονται στη διεπαφή MII σύμφωνα με τις προδιαγραφές CPRI v7.0.
   Σημείωμα: Τα σχέδια CPRI που στοχεύουν σε ρυθμό γραμμής 1.2, 2.4, 3, 4.9, 6.1 και 9.8 Gbps χρησιμοποιούν διεπαφή 8b/10b και τα σχέδια που στοχεύουν 10.1, 12.1 και 24.3 Gbps (με και χωρίς RS-FEC) χρησιμοποιούν διεπαφή MII. Αυτό το σχέδιο π.χampΤο le περιλαμβάνει έναν μετρητή μετ' επιστροφής για τη μέτρηση της καθυστέρησης μετ' επιστροφής από το TX στο RX.
4. Η λογική πελάτη διαβάζει την τιμή καθυστέρησης μετ' επιστροφής και ελέγχει για το περιεχόμενο και την ορθότητα των δεδομένων υπερπλαισίων στην πλευρά RX MII μόλις ο μετρητής ολοκληρώσει την μέτρηση καθυστέρησης μετ' επιστροφής.

Σχετικές Πληροφορίες

• Προδιαγραφές CPRI

Σχεδιασμός Υλικού Πχample

Εικόνα 8. Σχεδιασμός υλικού Εξample Block Διάγραμμα

 

Σημείωμα

1. Τα σχέδια CPRI με ρυθμούς γραμμής CPRI 2.4/4.9/9.8 Gbps χρησιμοποιούν διεπαφή 8b/10b και όλα τα άλλα σχέδια ρυθμών γραμμής CPRI χρησιμοποιούν διεπαφή MII.
2. Τα σχέδια CPRI με ρυθμούς γραμμής CPRI 2.4/4.9/9.8 Gbps χρειάζονται ρολόι αναφοράς πομποδέκτη 153.6 MHz και όλοι οι άλλοι ρυθμοί γραμμής CPRI χρειάζονται 184.32 MHz.

Η σχεδίαση υλικού πυρήνα F-Tile CPRI PHY Intel FPGA IP π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:

• F-Tile CPRI PHY Intel FPGA IP πυρήνας.
• Λογικό μπλοκ πελάτη πακέτου που δημιουργεί και λαμβάνει κίνηση.
• Πάγκος μετ' επιστροφής.
• IOPLL για τη δημιουργία sampρολόι ling για ντετερμινιστική λογική λανθάνουσας κατάστασης μέσα στο IP και εξάρτημα μετρητή μετ' επιστροφής στον πάγκο δοκιμών.
• System PLL για τη δημιουργία ρολογιών συστήματος για την IP.
• Αποκωδικοποιητής διευθύνσεων Avalon®-MM για αποκωδικοποίηση του χώρου διευθύνσεων επαναδιαμόρφωσης για μονάδες CPRI, πομποδέκτη και Ethernet κατά τις προσβάσεις επαναδιαμόρφωσης.
• Πηγές και ανιχνευτές για τη διεκδίκηση επαναφορών και την παρακολούθηση των ρολογιών και μερικών bit κατάστασης.
• JTAG ελεγκτής που επικοινωνεί με την Κονσόλα συστήματος. Επικοινωνείτε με τη λογική του πελάτη μέσω της Κονσόλας συστήματος.

Σήματα διεπαφής

Πίνακας 5. Σχεδιασμός Εξample Σήματα διεπαφής

Σύνθημα	Κατεύθυνση	Περιγραφή
ref_clk100MHz	Εισαγωγή	Ρολόι εισόδου για πρόσβαση CSR σε όλες τις διεπαφές αναδιαμόρφωσης. Οδηγήστε στα 100 MHz.
i_clk_ref[0]	Εισαγωγή	Ρολόι αναφοράς για System PLL. Οδηγήστε στα 156.25 MHz.
i_clk_ref[1]	Εισαγωγή	Ρολόι αναφοράς πομποδέκτη. Εννοώ • 153.6 MHz για ρυθμό γραμμής CPRI 1.2, 2.4, 3, 4.9, 6.1 και 9.8 Gbps. • 184.32 MHz για ρυθμούς γραμμής CPRI 10.1,12.1, 24.3 και XNUMX Gbps με και χωρίς RS-FEC.
i_rx_serial[n]	Εισαγωγή	Ο πομποδέκτης PHY εισάγει σειριακά δεδομένα.
o_tx_serial[n]	Παραγωγή	Ο πομποδέκτης PHY εξάγει σειριακά δεδομένα.

Design Example Μητρώα

Πίνακας 6. Σχεδιασμός Εξample Μητρώα

Αριθμός καναλιού	Διεύθυνση βάσης (Διεύθυνση Byte)	Τύπος μητρώου
0	0x00000000	CPRI PHY Reconfiguration registers για το Channel 0
	0x00100000	Εγγραφές αναδιαμόρφωσης Ethernet για το κανάλι 0
	0x00200000	Καταχωρεί η αναδιαμόρφωση πομποδέκτη για το κανάλι 0
1(2)	0x01000000	CPRI PHY Reconfiguration registers για το Channel 1
	0x01100000	Εγγραφές αναδιαμόρφωσης Ethernet για το κανάλι 1
	0x01200000	Καταχωρεί η αναδιαμόρφωση πομποδέκτη για το κανάλι 1
2(2)	0x02000000	CPRI PHY Reconfiguration registers για το Channel 2
	0x02100000	Εγγραφές αναδιαμόρφωσης Ethernet για το κανάλι 2
	0x02200000	Καταχωρεί η αναδιαμόρφωση πομποδέκτη για το κανάλι 2
συνέχισε…

Αριθμός καναλιού	Διεύθυνση βάσης (Διεύθυνση Byte)	Τύπος μητρώου
3(2)	0x03000000	CPRI PHY Reconfiguration registers για το Channel 3
	0x03100000	Εγγραφές αναδιαμόρφωσης Ethernet για το κανάλι 3
	0x03200000	Καταχωρεί η αναδιαμόρφωση πομποδέκτη για το κανάλι 3

Αυτά τα μητρώα δεσμεύονται εάν το κανάλι δεν χρησιμοποιείται.

F-Tile CPRI PHY Intel FPGA IP Design Example Αρχεία οδηγού χρήσης

Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP.

Έκδοση Intel Quartus Prime	Έκδοση IP Core	Οδηγός χρήσης
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Οδηγός χρήσης

Ιστορικό αναθεώρησης εγγράφου για F-Tile CPRI PHY Intel FPGA IP Design Example Οδηγός χρήσης

Έκδοση εγγράφου	Έκδοση Intel Quartus Prime	Έκδοση IP	Αλλαγές
2021.10.04	21.3	3.0.0	Προστέθηκε υποστήριξη για νέους προσομοιωτές στην ενότητα: Απαιτήσεις υλικού και λογισμικού. Ενημερωμένα βήματα στην ενότητα: Προσομοίωση του Σχεδιασμού Π.χample Testbench. Ενημερώθηκαν οι ακόλουθες ενότητες με νέες πληροφορίες χρέωσης γραμμής: Design Example Περιγραφή Σχεδιασμός προσομοίωσης Πχample Σήματα διεπαφής Ενημερώθηκε η διεύθυνση στην ενότητα: Design Example Μητρώα.
2021.06.21	21.2	2.0.0	Αρχική έκδοση.

Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.

Έγγραφα / Πόροι

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Οδηγός χρήστη F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Αναφορές

• Εγχειρίδιο χρήστη