intel F-Tile CPRI PHY FPGA IP ડિઝાઇન Example
ઝડપી પ્રારંભ માર્ગદર્શિકા
F-Tile CPRI PHY Intel® FPGA IP કોર સિમ્યુલેશન ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન એક્સ પૂરા પાડે છેample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે. જ્યારે તમે ડિઝાઇન ભૂતપૂર્વample, પરિમાણ સંપાદક આપમેળે બનાવે છે fileહાર્ડવેરમાં ડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે.
ઇન્ટેલ પણ સંકલન-ઓન્લી એક્સ પ્રદાન કરે છેample પ્રોજેક્ટ કે જેનો ઉપયોગ તમે ઝડપથી IP કોર વિસ્તાર અને સમયનો અંદાજ કાઢવા માટે કરી શકો છો.
F-Tile CPRI PHY Intel FPGA IP કોર ડિઝાઇન એક્સ જનરેટ કરવાની ક્ષમતા પૂરી પાડે છેampસીપીઆરઆઈ ચેનલોની સંખ્યા અને સીપીઆરઆઈ લાઇન બીટ રેટના તમામ સપોર્ટેડ સંયોજનો માટે લેસ. ટેસ્ટબેન્ચ અને ડિઝાઇન ભૂતપૂર્વample F-Tile CPRI PHY Intel FPGA IP કોરના અસંખ્ય પરિમાણ સંયોજનોને સમર્થન આપે છે.
આકૃતિ 1. ડિઝાઇન માટે વિકાસનાં પગલાં ઉદાample
સંબંધિત માહિતી
- F-Tile CPRI PHY Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકા
- F-tile CPRI PHY IP પર વિગતવાર માહિતી માટે.
- F-Tile CPRI PHY Intel FPGA IP પ્રકાશન નોંધો
- IP પ્રકાશન નોંધો ચોક્કસ પ્રકાશનમાં IP ફેરફારોની યાદી આપે છે.
હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ભૂતપૂર્વ ચકાસવા માટેampલે ડિઝાઇન, નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરો:
- Intel Quartus® Prime Pro Edition સોફ્ટવેર
- સિસ્ટમ કન્સોલ
- સપોર્ટેડ સિમ્યુલેટર:
- સિનોપ્સી* VCS*
- Synopsys VCS MX
- સિમેન્સ* EDA મોડલસિમ* SE અથવા Questa*— Questa-Intel FPGA આવૃત્તિ
ડિઝાઇન જનરેટ કરી રહ્યા છીએ
આકૃતિ 2. પ્રક્રિયા
આકૃતિ 3. ઉદાampઆઇપી પેરામીટર એડિટરમાં ડિઝાઇન ટેબ
ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન પ્રોજેક્ટ બનાવવા માટે:
- Intel Quartus Prime Pro આવૃત્તિમાં, ક્લિક કરો File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ નવો ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે, અથવા File ➤ હાલના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે.
- ઉપકરણ કુટુંબ Agilex (I-શ્રેણી) નો ઉલ્લેખ કરો અને એક ઉપકરણ પસંદ કરો જે આ બધી આવશ્યકતાઓને પૂર્ણ કરે છે:
- ટ્રાન્સસીવર ટાઇલ એફ-ટાઇલ છે
- ટ્રાન્સસીવર સ્પીડ ગ્રેડ -1 અથવા -2 છે
- કોર સ્પીડ ગ્રેડ -1 અથવા -2 અથવા -3 છે
- સમાપ્ત ક્લિક કરો.
F-Tile CPRI PHY Intel FPGA IP હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોample અને testbench:
- IP કેટલોગમાં, F-Tile CPRI PHY Intel FPGA IP શોધો અને પસંદ કરો. નવી IP ભિન્નતા વિન્ડો દેખાય છે.
- ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો તમારી કસ્ટમ IP વિવિધતા માટે. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip.
- OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
- IP ટેબ પર, તમારા IP કોર ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો.
- ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ, એક્સ હેઠળampલે ડિઝાઇન Files, ટેસ્ટબેન્ચ અને કમ્પાઇલેશન-ઓન્લી પ્રોજેક્ટ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પ પસંદ કરો. હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ વિકલ્પ પસંદ કરોample ડિઝાઇન એક્સ જનરેટ કરવા માટે તમારે સિમ્યુલેશન અને સિન્થેસિસ વિકલ્પોમાંથી ઓછામાં ઓછો એક પસંદ કરવો આવશ્યક છેample
- ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ, જનરેટેડ એચડીએલ ફોર્મેટ હેઠળ, વેરિલોગ એચડીએલ અથવા વીએચડીએલ પસંદ કરો. જો તમે VHDL પસંદ કરો છો, તો તમારે મિશ્ર-ભાષા સિમ્યુલેટર સાથે ટેસ્ટબેન્ચનું અનુકરણ કરવું આવશ્યક છે. ex_ માં પરીક્ષણ હેઠળનું ઉપકરણ ડિરેક્ટરી એ VHDL મોડેલ છે, પરંતુ મુખ્ય ટેસ્ટબેન્ચ file સિસ્ટમ વેરિલોગ છે file.
- જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન બટન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
- જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો ભૂતપૂર્વample ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (cpriphy_ftile_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ (ample_dir>).
ડિરેક્ટરી માળખું
F-Tile CPRI PHY Intel FPGA IP કોર ડિઝાઇન ભૂતપૂર્વample file ડિરેક્ટરીઓમાં નીચેના જનરેટ થાય છે fileડિઝાઇન ભૂતપૂર્વ માટે sample
આકૃતિ 4. જનરેટેડ એક્સની ડિરેક્ટરી સ્ટ્રક્ચરampલે ડિઝાઇન
કોષ્ટક 1. ટેસ્ટબેન્ચ File વર્ણનો
| File નામો | વર્ણન |
| કી ટેસ્ટબેન્ચ અને સિમ્યુલેશન Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | ટોપ લેવલ ટેસ્ટબેન્ચ file. ટેસ્ટબેન્ચ DUT રેપરને ઇન્સ્ટન્ટિએટ કરે છે અને પેકેટો જનરેટ કરવા અને સ્વીકારવા માટે વેરિલોગ HDL કાર્યો ચલાવે છે. |
| <design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv | DUT રેપર કે જે DUT અને અન્ય ટેસ્ટબેન્ચ ઘટકોને તાત્કાલિક બનાવે છે. |
| ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | ટેસ્ટબેન્ચ ચલાવવા માટે સિમેન્સ EDA મોડલસિમ SE અથવા Questa અથવા Questa-Intel FPGA આવૃત્તિ સ્ક્રિપ્ટ. |
| <design_example_dir>/ example_testbench/run_vcs.sh | ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS સ્ક્રિપ્ટ. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | ટેસ્ટબેન્ચ ચલાવવા માટે સિનોપ્સિસ વીસીએસ એમએક્સ સ્ક્રિપ્ટ (વીએચડીએલ સાથે વેરિલોગ એચડીએલ અને સિસ્ટમવેરિલોગ સંયુક્ત). |
માં અન્ય કોઈપણ સિમ્યુલેટર સ્ક્રિપ્ટને અવગણોample_dir>/example_testbench/ ફોલ્ડર.
કોષ્ટક 2. હાર્ડવેર ડિઝાઇન Example File વર્ણનો
| File નામો | વર્ણનો |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સેટિંગ file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | સિનોપ્સિસ ડિઝાઇન અવરોધો files તમે આની નકલ અને ફેરફાર કરી શકો છો files તમારી પોતાની Intel Agilex™ ડિઝાઇન માટે. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | ટોપ-લેવલ વેરિલોગ HDL ડિઝાઇન એક્સample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT રેપર કે જે DUT અને અન્ય ટેસ્ટબેન્ચ ઘટકોને તાત્કાલિક બનાવે છે. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે. |
ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ
આકૃતિ 5. પ્રક્રિયા
ટેસ્ટબેન્ચનું અનુકરણ કરવા માટે આ પગલાં અનુસરો:
- આદેશ પ્રોમ્પ્ટ પર, ટેસ્ટબેન્ચ સિમ્યુલેશન ડિરેક્ટરીમાં બદલોample_dir>/example_testbench. સીડી /example_testbench
- જનરેટ કરેલ પ્રોજેક્ટ પર quartus_tlg ચલાવો file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation ચલાવો: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે. ટેબલનો સંદર્ભ લો ટેસ્ટબેન્ચનું અનુકરણ કરવાના પગલાં.
- પરિણામોનું વિશ્લેષણ કરો. સફળ ટેસ્ટબેન્ચે પાંચ હાઇપરફ્રેમ્સ પ્રાપ્ત કર્યા, અને "PASSED" દર્શાવે છે.
કોષ્ટક 3. Synopsys VCS* સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું અનુકરણ કરવાના પગલાં
| સિમ્યુલેટર | સૂચનાઓ | |
| વીસીએસ | આદેશ વાક્યમાં, ટાઇપ કરો: | |
| sh run_vcs.sh | ||
| ચાલુ રાખ્યું… | ||
| સિમ્યુલેટર | સૂચનાઓ | |
| VCS MX | આદેશ વાક્યમાં, ટાઇપ કરો: | |
| sh run_vcsmx.sh | ||
| ModelSim SE અથવા Questa અથવા Questa-Intel FPGA આવૃત્તિ | આદેશ વાક્યમાં, ટાઇપ કરો: | |
| vsim -do run_vsim.do | ||
| જો તમે GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો ટાઇપ કરો: | ||
| vsim -c -do run_vsim.do | ||
નીચેના એસample આઉટપુટ 24.33024 CPRI ચેનલો સાથે 4 Gbps માટે સફળ સિમ્યુલેશન ટેસ્ટ રન દર્શાવે છે:
સંકલન-માત્ર પ્રોજેક્ટનું સંકલન
સંકલન-માત્રનું સંકલન કરવા માટે ભૂતપૂર્વampપ્રોજેક્ટ માટે, આ પગલાં અનુસરો:
- સંકલન ડિઝાઇનની ખાતરી કરો ભૂતપૂર્વampપેઢી પૂર્ણ થઈ ગઈ છે.
- Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Intel Quartus Prime Pro Edition પ્રોજેક્ટ ખોલોample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.
- સફળ સંકલન પછી, તમારા ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સત્રમાં સમય અને સંસાધનના ઉપયોગ માટેના અહેવાલો ઉપલબ્ધ છે.
સંબંધિત માહિતી
બ્લોક-આધારિત ડિઝાઇન પ્રવાહ
ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં
હાર્ડવેર ડિઝાઇનનું સંકલન કરવા માટે ભૂતપૂર્વample અને તેને તમારા Intel Agilex ઉપકરણ પર ગોઠવો, આ પગલાં અનુસરો:
- ખાતરી કરો કે હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampપેઢી પૂર્ણ થઈ ગઈ છે.
- Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Intel Quartus Prime પ્રોજેક્ટ ખોલોample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- .qsf માં ફેરફાર કરો file તમારા હાર્ડવેરના આધારે પિન સોંપવા માટે.
- પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.
- સફળ સંકલન પછી, a .sof file માં ઉપલબ્ધ છેample_dir>/hardware_test_design/output_files ડિરેક્ટરી.
હાર્ડવેર ડિઝાઇન એક્સ પ્રોગ્રામ કરવા માટે આ પગલાં અનુસરોampIntel Agilex ઉપકરણ પર le:
- Intel Agilex I-series Transceiver Signal Integrity Development Kit ને હોસ્ટ કમ્પ્યુટર સાથે કનેક્ટ કરો.
નોંધ: ડેવલપમેન્ટ કીટ મૂળભૂત રીતે સાચી ઘડિયાળની આવર્તન સાથે પ્રી-પ્રોગ્રામ કરેલ છે. ફ્રીક્વન્સીઝ સેટ કરવા માટે તમારે ઘડિયાળ નિયંત્રણ એપ્લિકેશનનો ઉપયોગ કરવાની જરૂર નથી. - ટૂલ્સ મેનૂ પર, પ્રોગ્રામર પર ક્લિક કરો.
- પ્રોગ્રામરમાં, હાર્ડવેર સેટઅપ પર ક્લિક કરો.
- પ્રોગ્રામિંગ ઉપકરણ પસંદ કરો.
- ખાતરી કરો કે મોડ J પર સેટ છેTAG.
- Intel Agilex ઉપકરણ પસંદ કરો અને ઉપકરણ ઉમેરો ક્લિક કરો. પ્રોગ્રામર તમારા બોર્ડ પરના ઉપકરણો વચ્ચેના જોડાણોનો બ્લોક ડાયાગ્રામ દર્શાવે છે.
- તમારા .sof સાથેની પંક્તિમાં, .sof માટે બોક્સને ચેક કરો.
- પ્રોગ્રામ/કોન્ફિગર કોલમમાં બોક્સને ચેક કરો.
- પ્રારંભ પર ક્લિક કરો.
સંબંધિત માહિતી
- બ્લોક-આધારિત ડિઝાઇન પ્રવાહ
- પ્રોગ્રામિંગ ઇન્ટેલ FPGA ઉપકરણો
- સિસ્ટમ કન્સોલ સાથે ડિઝાઇનનું વિશ્લેષણ અને ડિબગીંગ
હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample
તમે F-Tile CPRI PHY Intel FPGA IP કોર ડિઝાઇનનું કમ્પાઇલ કર્યા પછીample અને તેને તમારા Intel Agilex ઉપકરણ પર ગોઠવો, તમે IP કોર અને તેના PHY IP કોર રજિસ્ટરને પ્રોગ્રામ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરી શકો છો.
સિસ્ટમ કન્સોલ ચાલુ કરવા અને હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરવા માટે example, આ પગલાં અનુસરો:
- હાર્ડવેર ડિઝાઇન પછી ભૂતપૂર્વample એ Intel Agilex ઉપકરણ પર ગોઠવેલ છે, Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Tools મેનુ પર, System Debugging Tools ➤ System Console પર ક્લિક કરો.
- Tcl કન્સોલ ફલકમાં, ડાયરેક્ટરી બદલવા માટે cd hwtest ટાઈપ કરોample_dir>/hardware_test_design/hwtest_sl.
- J સાથે કનેક્શન ખોલવા માટે source main_script.tcl ટાઈપ કરોTAG માસ્ટર અને પરીક્ષણ શરૂ કરો.
ડિઝાઇન Exampલે વર્ણન
ડિઝાઇન ભૂતપૂર્વample F-Tile CPRI PHY Intel FPGA IP કોરની મૂળભૂત કાર્યક્ષમતા દર્શાવે છે. તમે Ex માંથી ડિઝાઇન જનરેટ કરી શકો છોampF-Tile CPRI PHY Intel FPGA IP પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ.
ડિઝાઇન જનરેટ કરવા માટે ભૂતપૂર્વampતેથી, તમારે તમારા અંતિમ ઉત્પાદનમાં જનરેટ કરવા માગતા હોય તે IP કોર વિવિધતા માટે તમારે પહેલા પરિમાણ મૂલ્યો સેટ કરવી આવશ્યક છે. તમે ડિઝાઇન એક્સ જનરેટ કરવાનું પસંદ કરી શકો છોampRS-FEC સુવિધા સાથે અથવા વગર. RS-FEC સુવિધા 10.1376, 12.1651 અને 24.33024 Gbps CPRI લાઈન બીટ રેટ સાથે ઉપલબ્ધ છે.
કોષ્ટક 4. F-Tile CPRI PHY Intel FPGA IP કોર ફીચર મેટ્રિક્સ
| CPRI લાઈન બીટ રેટ (Gbps) | RS-FEC સપોર્ટ | સંદર્ભ ઘડિયાળ (MHz) | નિર્ધારિત લેટન્સી સપોર્ટ |
| 1.2288 | ના | 153.6 | હા |
| 2.4576 | ના | 153.6 | હા |
| 3.072 | ના | 153.6 | હા |
| 4.9152 | ના | 153.6 | હા |
| 6.144 | ના | 153.6 | હા |
| 9.8304 | ના | 153.6 | હા |
| 10.1376 | સાથે અને વગર | 184.32 | હા |
| 12.1651 | સાથે અને વગર | 184.32 | હા |
| 24.33024 | સાથે અને વગર | 184.32 | હા |
લક્ષણો
- ડિઝાઇન ભૂતપૂર્વ બનાવોampRS-FEC સુવિધા સાથે le
- રાઉન્ડ ટ્રીપ લેટન્સી કાઉન્ટ સહિત મૂળભૂત પેકેટ ચકાસણી ક્ષમતાઓ
સિમ્યુલેશન ડિઝાઇન Example
F-Tile CPRI PHY Intel FPGA IP ડિઝાઇન ભૂતપૂર્વample સિમ્યુલેશન ટેસ્ટબેન્ચ અને સિમ્યુલેશન જનરેટ કરે છે files કે જ્યારે તમે સિમ્યુલેશન વિકલ્પ પસંદ કરો છો ત્યારે F-Tile CPRI PHY Intel FPGA IP કોરને ત્વરિત કરે છે.
આકૃતિ 6. 10.1316, 12.1651, અને 24.33024 Gbps (RS-FEC સાથે અને વગર) લાઇન રેટ માટે બ્લોક ડાયાગ્રામ
આકૃતિ 7. 1.228, 2.4576, 3.072, 4.9152, 6.144, અને 9.8304 Gbps લાઇન રેટ માટે બ્લોક ડાયાગ્રામ
આ ડિઝાઇનમાં ભૂતપૂર્વample, સિમ્યુલેશન ટેસ્ટબેન્ચ મૂળભૂત કાર્યક્ષમતા પૂરી પાડે છે જેમ કે સ્ટાર્ટઅપ અને લૉક, ટ્રાન્સમિટ અને રિસિવ માટે રાહ જુઓ.
સફળ ટેસ્ટ રન નીચેની વર્તણૂકની પુષ્ટિ કરતું આઉટપુટ દર્શાવે છે:
- ક્લાયંટ લોજિક IP કોરને ફરીથી સેટ કરે છે.
- ક્લાયંટ લોજિક RX ડેટાપાથ ગોઠવણીની રાહ જુએ છે.
- ક્લાયંટ લોજિક TX MII ઇન્ટરફેસ પર હાઇપરફ્રેમ્સ ટ્રાન્સમિટ કરે છે અને RX MII ઇન્ટરફેસ પર પાંચ હાઇપરફ્રેમ પ્રાપ્ત થવાની રાહ જુએ છે. હાઇપરફ્રેમ્સ CPRI v7.0 સ્પષ્ટીકરણો અનુસાર MII ઇન્ટરફેસ પર પ્રસારિત અને પ્રાપ્ત થાય છે.
નોંધ: CPRI ડિઝાઇન કે જે 1.2, 2.4, 3, 4.9, 6.1 અને 9.8 Gbps લાઇન રેટને 8b/10b ઇન્ટરફેસનો ઉપયોગ કરે છે અને ડિઝાઇન કે જે 10.1, 12.1 અને 24.3 Gbps (RS-FEC સાથે અને વગર) MII ઇન્ટરફેસનો ઉપયોગ કરે છે. આ ડિઝાઇન ભૂતપૂર્વample માં TX થી RX સુધીની રાઉન્ડ ટ્રીપ લેટન્સીની ગણતરી કરવા માટે રાઉન્ડ ટ્રીપ કાઉન્ટરનો સમાવેશ થાય છે. - ક્લાયંટ લોજિક રાઉન્ડ ટ્રીપ લેટન્સી વેલ્યુ વાંચે છે અને એકવાર કાઉન્ટર રાઉન્ડ ટ્રીપ લેટન્સી કાઉન્ટ પૂર્ણ કરે તે પછી RX MII બાજુ પર હાઇપરફ્રેમ ડેટાની સામગ્રી અને શુદ્ધતા માટે તપાસ કરે છે.
સંબંધિત માહિતી
- CPRI સ્પષ્ટીકરણો
હાર્ડવેર ડિઝાઇન Example
આકૃતિ 8. હાર્ડવેર ડિઝાઇન Exampલે બ્લોક ડાયાગ્રામ
નોંધ
- 2.4/4.9/9.8 Gbps સીપીઆરઆઈ લાઇન રેટ સાથેની CPRI ડિઝાઇન 8b/10b ઇન્ટરફેસનો ઉપયોગ કરે છે અને અન્ય તમામ CPRI લાઇન રેટ ડિઝાઇન્સ MII ઇન્ટરફેસનો ઉપયોગ કરે છે.
- 2.4/4.9/9.8 Gbps સીપીઆરઆઈ લાઇન રેટ સાથેની CPRI ડિઝાઇનને 153.6 MHz ટ્રાન્સસીવર સંદર્ભ ઘડિયાળની જરૂર છે અને અન્ય તમામ CPRI લાઇન દરોને 184.32 MHzની જરૂર છે.
F-Tile CPRI PHY Intel FPGA IP કોર હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:
- F-Tile CPRI PHY Intel FPGA IP કોર.
- પેકેટ ક્લાયંટ લોજિક બ્લોક જે ટ્રાફિક જનરેટ કરે છે અને મેળવે છે.
- રાઉન્ડ ટ્રીપ કાઉન્ટર.
- IOPLL s જનરેટ કરવા માટેampIP ની અંદર નિર્ધારિત લેટન્સી લોજિક માટે ling ક્લોક અને ટેસ્ટબેન્ચ પર રાઉન્ડ ટ્રીપ કાઉન્ટર કમ્પોનન્ટ.
- IP માટે સિસ્ટમ ઘડિયાળો જનરેટ કરવા માટે સિસ્ટમ PLL.
- Avalon®-MM એડ્રેસ ડીકોડર પુનઃરૂપરેખાંકન એક્સેસ દરમિયાન CPRI, ટ્રાન્સસીવર અને ઈથરનેટ મોડ્યુલ્સ માટે પુનઃરૂપરેખાંકન સરનામાં સ્થાનને ડીકોડ કરવા માટે.
- રીસેટની ખાતરી કરવા અને ઘડિયાળો અને થોડા સ્ટેટસ બિટ્સનું નિરીક્ષણ કરવા માટેના સ્ત્રોતો અને ચકાસણીઓ.
- JTAG નિયંત્રક કે જે સિસ્ટમ કન્સોલ સાથે વાતચીત કરે છે. તમે સિસ્ટમ કન્સોલ દ્વારા ક્લાયંટ લોજિક સાથે વાતચીત કરો છો.
ઈન્ટરફેસ સિગ્નલો
કોષ્ટક 5. ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો
| સિગ્નલ | દિશા | વર્ણન |
| ref_clk100MHz | ઇનપુટ | તમામ પુનઃરૂપરેખાંકન ઇન્ટરફેસ પર CSR ઍક્સેસ માટે ઇનપુટ ઘડિયાળ. 100 MHz પર ડ્રાઇવ કરો. |
| i_clk_ref[0] | ઇનપુટ | સિસ્ટમ PLL માટે સંદર્ભ ઘડિયાળ. 156.25 MHz પર ડ્રાઇવ કરો. |
| i_clk_ref[1] | ઇનપુટ | ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ. પર ડ્રાઇવ કરો
• CPRI લાઇન રેટ 153.6, 1.2, 2.4, 3, 4.9, અને 6.1 Gbps માટે 9.8 MHz. • CPRI લાઇન માટે 184.32 MHz 10.1,12.1, અને RS-FEC સાથે અને વગર 24.3 Gbps છે. |
| i_rx_serial[n] | ઇનપુટ | ટ્રાન્સસીવર PHY ઇનપુટ સીરીયલ ડેટા. |
| o_tx_સિરીયલ[n] | આઉટપુટ | ટ્રાન્સસીવર PHY આઉટપુટ સીરીયલ ડેટા. |
ડિઝાઇન Example રજીસ્ટર
કોષ્ટક 6. ડિઝાઇન Example રજીસ્ટર
| ચેનલ નંબર | આધાર સરનામું (બાઈટ સરનામું) | નોંધણીનો પ્રકાર |
|
0 |
0x00000000 | CPRI PHY પુનઃરૂપરેખાંકન ચેનલ 0 માટે રજીસ્ટર કરે છે |
| 0x00100000 | ઈથરનેટ પુનઃરૂપરેખાંકન ચેનલ 0 માટે રજીસ્ટર કરે છે | |
| 0x00200000 | ચેનલ 0 માટે ટ્રાન્સસીવર પુનઃરૂપરેખાંકન રજીસ્ટર | |
|
1(2) |
0x01000000 | CPRI PHY પુનઃરૂપરેખાંકન ચેનલ 1 માટે રજીસ્ટર કરે છે |
| 0x01100000 | ઈથરનેટ પુનઃરૂપરેખાંકન ચેનલ 1 માટે રજીસ્ટર કરે છે | |
| 0x01200000 | ચેનલ 1 માટે ટ્રાન્સસીવર પુનઃરૂપરેખાંકન રજીસ્ટર | |
|
2(2) |
0x02000000 | CPRI PHY પુનઃરૂપરેખાંકન ચેનલ 2 માટે રજીસ્ટર કરે છે |
| 0x02100000 | ઈથરનેટ પુનઃરૂપરેખાંકન ચેનલ 2 માટે રજીસ્ટર કરે છે | |
| 0x02200000 | ચેનલ 2 માટે ટ્રાન્સસીવર પુનઃરૂપરેખાંકન રજીસ્ટર | |
| ચાલુ રાખ્યું… | ||
| ચેનલ નંબર | આધાર સરનામું (બાઈટ સરનામું) | નોંધણીનો પ્રકાર |
|
3(2) |
0x03000000 | CPRI PHY પુનઃરૂપરેખાંકન ચેનલ 3 માટે રજીસ્ટર કરે છે |
| 0x03100000 | ઈથરનેટ પુનઃરૂપરેખાંકન ચેનલ 3 માટે રજીસ્ટર કરે છે | |
| 0x03200000 | ચેનલ 3 માટે ટ્રાન્સસીવર પુનઃરૂપરેખાંકન રજીસ્ટર |
જો ચેનલનો ઉપયોગ ન થાય તો આ રજિસ્ટર આરક્ષિત છે.
F-Tile CPRI PHY Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.
| ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન | IP કોર સંસ્કરણ | વપરાશકર્તા માર્ગદર્શિકા |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા |
F-Tile CPRI PHY Intel FPGA IP ડિઝાઇન Ex. માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા
| દસ્તાવેજ સંસ્કરણ | ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન | IP સંસ્કરણ | ફેરફારો |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | પ્રારંભિક પ્રકાશન. |
ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે.
*અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.
દસ્તાવેજો / સંસાધનો
 |
intel F-Tile CPRI PHY FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા F-Tile CPRI PHY FPGA IP ડિઝાઇન Example, PHY FPGA IP ડિઝાઇન Example, F-Tile CPRI IP ડિઝાઇન Example, IP ડિઝાઇન Example, IP ડિઝાઇન |
