intel F-Tile CPRI PHY FPGA IP Design Example

Vodnik za hiter začetek

Jedro F-Tile CPRI PHY Intel® FPGA IP zagotavlja preskusno mizo za simulacijo in oblikovanje strojne opreme, npr.ampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi.
Intel ponuja tudi ex samo kompilacijoample projekt, ki ga lahko uporabite za hitro oceno osrednjega območja IP in časa.
Jedro F-Tile CPRI PHY Intel FPGA IP zagotavlja zmožnost generiranja zasnove exampdatoteke za vse podprte kombinacije števila kanalov CPRI in bitnih hitrosti linije CPRI. Testna miza in oblikovanje nprample podpira številne kombinacije parametrov jedra F-Tile CPRI PHY Intel FPGA IP.

Slika 1. Razvojni koraki za Design Example

Povezane informacije

• F-Tile CPRI PHY Uporabniški priročnik za Intel FPGA IP
  • Za podrobne informacije o F-ploščici CPRI PHY IP.
• Opombe ob izdaji F-Tile CPRI PHY Intel FPGA IP
  • Opombe o izdaji IP navajajo spremembe IP v določeni izdaji.

Zahteve glede strojne in programske opreme

Za preizkus bivšegaampza oblikovanje uporabite naslednjo strojno in programsko opremo:

• Programska oprema Intel Quartus® Prime Pro Edition
• Sistemska konzola
• Podprti simulatorji:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ali Questa*— Questa-Intel FPGA Edition

Ustvarjanje dizajna

Slika 2. Postopek

Slika 3. Prample Zavihek Oblikovanje v urejevalniku parametrov IP

Če želite ustvariti projekt Intel Quartus Prime Pro Edition:

1. V Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt za ustvarjanje novega projekta Quartus Prime, oz File ➤ Open Project, da odprete obstoječi projekt Intel Quartus Prime. Čarovnik vas pozove, da določite napravo.
2. Določite družino naprav Agilex (serija I) in izberite napravo, ki izpolnjuje vse te zahteve:
   • Ploščica oddajnika je F-ploščica
   • Stopnja hitrosti oddajnika je -1 ali -2
   • Stopnja hitrosti jedra je -1 ali -2 ali -3
3. Kliknite Dokončaj.

Sledite tem korakom za ustvarjanje načrta strojne opreme F-Tile CPRI PHY Intel FPGA IP, nprample in testna miza:

1. V katalogu IP poiščite in izberite F-Tile CPRI PHY Intel FPGA IP. Prikaže se okno New IP Variation.
2. Določite ime najvišje ravni za vašo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
3. Kliknite OK. Prikaže se urejevalnik parametrov.
4. Na zavihku IP določite parametre za svojo različico jedra IP.
5. Na Example zavihek Oblikovanje, pod Example Oblikovanje Files, izberite možnost Simulacija, da ustvarite preskusno napravo in projekt samo za prevajanje. Izberite možnost Sinteza, da ustvarite načrt strojne opreme nprample. Izbrati morate vsaj eno od možnosti simulacije in sinteze, da ustvarite načrt example.
6. Na ExampNa zavihku Design pod Generated HDL Format izberite Verilog HDL ali VHDL. Če izberete VHDL, morate preskusno napravo simulirati s simulatorjem mešanih jezikov. Preizkušena naprava v ex_ Imenik je model VHDL, vendar glavna preskusna naprava file je System Verilog file.
7. Kliknite Generate Example Design gumb. Možnost Select ExampPrikaže se okno Design Directory.
8. Če želite spremeniti dizajn npramppot imenika datoteke ali ime iz prikazanih privzetih vrednosti (cpriphy_ftile_0_example_design), poiščite novo pot in vnesite nov dizajn nprampime imenika datoteke (ample_dir>).

Struktura imenika

Zasnova jedra F-Tile CPRI PHY Intel FPGA IP example file imeniki vsebujejo naslednje ustvarjene files za oblikovanje nprample.

Slika 4. Imeniška struktura ustvarjenega Example Oblikovanje

Tabela 1. Testna miza File Opisi

File Imena	Opis
Ključna testna miza in simulacija Files
<design_example_dir>/ prample_testbench/basic_avl_tb_top.sv	Testna miza najvišje ravni file. Testna miza ustvari primerek ovoja DUT in zažene naloge Verilog HDL za ustvarjanje in sprejemanje paketov.
<design_example_dir>/ prample_testbench/ cpriphy_ftile_wrapper.sv	Ovoj DUT, ki instancira DUT in druge komponente preskusne naprave.
Skripti preskusnega orodja (1)
<design_example_dir>/ prample_testbench/run_vsim.do	Skript Siemens EDA ModelSim SE ali Questa ali Questa-Intel FPGA Edition za zagon preskusne naprave.
<design_example_dir>/ prample_testbench/run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
<design_example_dir>/ prample_testbench/run_vcsmx.sh	Skript Synopsys VCS MX (združuje Verilog HDL in SystemVerilog z VHDL) za zagon preskusne naprave.

Prezrite vse druge skripte simulatorja vample_dir>/primerampmapa le_testbench/.

Tabela 2. Zasnova strojne opreme Nprample File Opisi

File Imena	Opisi
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Projekt Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Nastavitev projekta Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Omejitve oblikovanja Synopsys files. Lahko jih kopirate in spreminjate files za vaš lasten dizajn Intel Agilex™.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Verilog HDL design na najvišji ravni nprample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Ovoj DUT, ki instancira DUT in druge komponente preskusne naprave.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Glavni file za dostop do sistemske konzole.

Simulacija zasnove Example Testbench

Slika 5. Postopek

Za simulacijo preskusne mize sledite tem korakom:

1. V ukazni vrstici preklopite v imenik simulacije preskusne napraveample_dir>/primerample_testbench. cd /primerample_testbench
2. Zaženite quartus_tlg na ustvarjenem projektu file: quartus_tlg cpriphy_ftile_hw
3. Zaženite ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju. Glejte tabelo Koraki za simulacijo testne mize.
5. Analizirajte rezultate. Uspešna preskusna naprava je prejela pet hiperokvirjev in prikaže »PASSED«.

Tabela 3. Koraki za simulacijo testne mize v simulatorju Synopsys VCS*

Simulator	Navodila
VCS	V ukazno vrstico vnesite:
	sh run_vcs.sh
nadaljevanje ...

Simulator	Navodila
VCS MX	V ukazno vrstico vnesite:
	sh run_vcsmx.sh
ModelSim SE ali Questa ali Questa-Intel FPGA Edition	V ukazno vrstico vnesite:
	vsim -do run_vsim.do
	Če raje simulirate, ne da bi prikazali GUI, vnesite:
	vsim -c -do run_vsim.do

Naslednji sampIzhod datoteke ponazarja uspešen preskus simulacije za 24.33024 Gbps s 4 kanali CPRI:

Prevajanje projekta samo za kompilacijo

Za prevajanje samo kompilacije example projekt, sledite tem korakom:

1. Zagotovite načrt kompilacije nprample generacija je končana.
2. V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. V meniju Obdelava kliknite Začni kompilacijo.
4. Po uspešnem prevajanju so poročila za časovno razporeditev in uporabo virov na voljo v vaši seji Intel Quartus Prime Pro Edition.

Povezane informacije
Tokovi načrtovanja na osnovi blokov

Prevajanje in konfiguriranje načrta Example v strojni opremi

Za sestavljanje načrta strojne opreme nprampdatoteko in jo konfigurirajte v napravi Intel Agilex, sledite tem korakom:

1. Zagotovite načrt strojne opreme nprample generacija je končana.
2. V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Uredite datoteko .qsf file za dodelitev pinov glede na vašo strojno opremo.
4. V meniju Obdelava kliknite Začni kompilacijo.
5. Po uspešni kompilaciji je .sof file je na voljo vample_dir>/hardware_test_design/output_files imenik.

Sledite tem korakom za programiranje zasnove strojne opreme nprampna napravi Intel Agilex:

• Priključite razvojni komplet za celovitost signala oddajnika Intel Agilex I serije na gostiteljski računalnik.
  Opomba: razvojni komplet je privzeto vnaprej programiran s pravilnimi taktnimi frekvencami. Za nastavitev frekvenc vam ni treba uporabljati aplikacije Clock Control.
• V meniju Orodja kliknite Programer.
• V Programerju kliknite Nastavitev strojne opreme.
• Izberite napravo za programiranje.
• Prepričajte se, da je način nastavljen na JTAG.
• Izberite napravo Intel Agilex in kliknite Dodaj napravo. Programer prikaže blokovni diagram povezav med napravami na vaši plošči.
• V vrstici z vašim .sof potrdite polje za .sof.
• Potrdite polje v stolpcu Program/Konfiguracija.
• Kliknite Start.

Povezane informacije

• Tokovi načrtovanja na osnovi blokov
• Programiranje naprav Intel FPGA
• Analiziranje in odpravljanje napak v načrtih s sistemsko konzolo

Testiranje zasnove strojne opreme Nprample

Ko prevedete zasnovo jedra IP F-Tile CPRI PHY Intel FPGA, nprampin ga konfigurirate v svoji napravi Intel Agilex, lahko uporabite sistemsko konzolo za programiranje jedra IP in njegovih PHY jedrnih registrov IP.
Za vklop sistemske konzole in preizkus zasnove strojne opreme nprample, sledite tem korakom:

1. Po zasnovi strojne opreme nprampDatoteka je konfigurirana v napravi Intel Agilex, v programski opremi Intel Quartus Prime Pro Edition v meniju Orodja kliknite Orodja za razhroščevanje sistema ➤ Sistemska konzola.
2. V podoknu Tcl Console vnesite cd hwtest, v katerega želite spremeniti imenikample_dir>/hardware_test_design/hwtest_sl.
3. Vnesite source main_script.tcl, da odprete povezavo z JTAG master in začnite s testom.

Oblikovanje Example Opis

Dizajn example prikazuje osnovno funkcionalnost jedra F-Tile CPRI PHY Intel FPGA IP. Dizajn lahko ustvarite iz Example Zavihek Design v urejevalniku parametrov F-Tile CPRI PHY Intel FPGA IP.
Za ustvarjanje dizajna nprample, morate najprej nastaviti vrednosti parametrov za različico jedra IP, ki jo nameravate ustvariti v svojem končnem izdelku. Izberete lahko ustvarjanje načrta nprample z ali brez funkcije RS-FEC. Funkcija RS-FEC je na voljo z bitnimi hitrostmi linije CPRI 10.1376, 12.1651 in 24.33024 Gbps.
Tabela 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Bitna hitrost linije CPRI (Gbps)	Podpora RS-FEC	Referenčna ura (MHz)	Podpora za deterministično zakasnitev
1.2288	št	153.6	ja
2.4576	št	153.6	ja
3.072	št	153.6	ja
4.9152	št	153.6	ja
6.144	št	153.6	ja
9.8304	št	153.6	ja
10.1376	Z in Brez	184.32	ja
12.1651	Z in Brez	184.32	ja
24.33024	Z in Brez	184.32	ja

Lastnosti

• Ustvari dizajn nprample s funkcijo RS-FEC
• Osnovne zmožnosti preverjanja paketov, vključno s številom zakasnitev povratnega potovanja

Oblikovanje simulacije Example

F-Tile CPRI PHY Intel FPGA IP design example ustvari simulacijsko testno napravo in simulacijo files, ki instancira jedro F-Tile CPRI PHY Intel FPGA IP, ko izberete možnost Simulacija.

Slika 6. Blokovni diagram za linijske hitrosti 10.1316, 12.1651 in 24.33024 Gbps (z in brez RS-FEC)

Slika 7. Blokovni diagram za linijske hitrosti 1.228, 2.4576, 3.072, 4.9152, 6.144 in 9.8304 Gbps

V tej zasnovi nprample, preskusna naprava za simulacijo zagotavlja osnovne funkcije, kot so zagon in čakanje na zaklepanje, pošiljanje in sprejemanje paketov.
Uspešen preskusni zagon prikaže izpis, ki potrjuje naslednje vedenje:

1. Logika odjemalca ponastavi jedro IP.
2. Odjemalska logika čaka na poravnavo podatkovne poti RX.
3. Odjemalska logika posreduje hiperokvirje na vmesniku TX MII in čaka na sprejem petih hiperokvirjev na vmesniku RX MII. Hiperframe se prenašajo in sprejemajo na vmesniku MII v skladu s specifikacijami CPRI v7.0.
   Opomba: Zasnove CPRI, ki ciljajo na 1.2, 2.4, 3, 4.9, 6.1 in 9.8 Gbps, uporabljajo vmesnik 8b/10b, zasnove, ki ciljajo na 10.1, 12.1 in 24.3 Gbps (z in brez RS-FEC), pa uporabljajo vmesnik MII. Ta oblika nprample vključuje števec povratnega potovanja za štetje zakasnitve povratnega potovanja od TX do RX.
4. Odjemalska logika prebere vrednost zakasnitve povratnega potovanja in preveri vsebino in pravilnost podatkov hiperframesov na strani RX MII, ko števec zaključi štetje zakasnitve povratnega potovanja.

Povezane informacije

• Specifikacije CPRI

Oblikovanje strojne opreme, nprample

Slika 8. Zasnova strojne opreme Primerampblokovni diagram

 

Opomba

1. Zasnove CPRI s hitrostmi linij CPRI 2.4/4.9/9.8 Gb/s uporabljajo vmesnik 8b/10b, vse druge zasnove hitrosti linij CPRI pa uporabljajo vmesnik MII.
2. Zasnove CPRI z linijskimi hitrostmi CPRI 2.4/4.9/9.8 Gb/s potrebujejo referenčno uro oddajnika 153.6 MHz, vse druge linijske hitrosti CPRI pa potrebujejo 184.32 MHz.

Jedrna zasnova strojne opreme F-Tile CPRI PHY Intel FPGA IP nprampvsebuje naslednje komponente:

• F-Tile CPRI PHY Intel FPGA IP jedro.
• Logični blok odjemalca paketov, ki ustvarja in sprejema promet.
• Števec povratne vožnje.
• IOPLL za ustvarjanje samplingova ura za deterministično logiko zakasnitve znotraj IP-ja in komponenta števca povratnega potovanja na preskusni napravi.
• Sistemski PLL za ustvarjanje sistemskih taktov za IP.
• Dekoder naslovov Avalon®-MM za dekodiranje rekonfiguracijskega naslovnega prostora za module CPRI, oddajnik-sprejemnik in Ethernet med rekonfiguracijskimi dostopi.
• Viri in sonde za uveljavljanje ponastavitev in spremljanje ur in nekaj statusnih bitov.
• JTAG krmilnik, ki komunicira s sistemsko konzolo. Z logiko odjemalca komunicirate prek sistemske konzole.

Vmesniški signali

Tabela 5. Dizajn Example vmesniški signali

Signal	Smer	Opis
ref_clk100MHz	Vnos	Vhodna ura za dostop CSR na vseh vmesnikih za rekonfiguracijo. Pogon na 100 MHz.
i_clk_ref[0]	Vnos	Referenčna ura za sistemski PLL. Pogon na 156.25 MHz.
i_clk_ref[1]	Vnos	Referenčna ura oddajnika. Vozite pri • 153.6 MHz za CPRI linijske hitrosti 1.2, 2.4, 3, 4.9, 6.1 in 9.8 Gbps. • 184.32 MHz za linijske hitrosti CPRI 10.1,12.1 in 24.3 Gbps z in brez RS-FEC.
i_rx_serial[n]	Vnos	Oddajnik-sprejemnik PHY vnese serijske podatke.
o_tx_serial[n]	Izhod	Oddajnik PHY izhodni serijski podatki.

Oblikovanje Example Registri

Tabela 6. Dizajn Example Registri

Številka kanala	Osnovni naslov (bajtni naslov)	Vrsta registra
0	0x00000000	CPRI PHY Rekonfiguracijski registri za kanal 0
	0x00100000	Registri za rekonfiguracijo Etherneta za kanal 0
	0x00200000	Registri za ponovno konfiguracijo oddajnika za kanal 0
1(2)	0x01000000	CPRI PHY Rekonfiguracijski registri za kanal 1
	0x01100000	Registri za rekonfiguracijo Etherneta za kanal 1
	0x01200000	Registri za ponovno konfiguracijo oddajnika za kanal 1
2(2)	0x02000000	CPRI PHY Rekonfiguracijski registri za kanal 2
	0x02100000	Registri za rekonfiguracijo Etherneta za kanal 2
	0x02200000	Registri za ponovno konfiguracijo oddajnika za kanal 2
nadaljevanje ...

Številka kanala	Osnovni naslov (bajtni naslov)	Vrsta registra
3(2)	0x03000000	CPRI PHY Rekonfiguracijski registri za kanal 3
	0x03100000	Registri za rekonfiguracijo Etherneta za kanal 3
	0x03200000	Registri za ponovno konfiguracijo oddajnika za kanal 3

Ti registri so rezervirani, če se kanal ne uporablja.

F-Tile CPRI PHY Intel FPGA IP Design Example Arhiv uporabniškega priročnika

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica Intel Quartus Prime	Različica IP Core	Uporabniški priročnik
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Uporabniški priročnik

Zgodovina revizij dokumenta za F-Tile CPRI PHY Intel FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.10.04	21.3	3.0.0	Dodana podpora za nove simulatorje v razdelku: Zahteve glede strojne in programske opreme. Posodobljeni koraki v razdelku: Simulacija zasnove Example Testbench. Naslednji razdelki so posodobljeni z novimi informacijami o hitrosti linij: Oblikovanje Example Opis Oblikovanje simulacije Example Vmesniški signali Posodobljen naslov v razdelku: Oblikovanje Example Registri.
2021.06.21	21.2	2.0.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.

Dokumenti / Viri

intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Uporabniški priročnik F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP Design

Reference

• Uporabniški priročnik